基帶處理信號通道是設計人員面臨的最大挑戰(zhàn)，但同時，它也為實現(xiàn)基站收發(fā)信臺的創(chuàng)新提供了絕佳機會。因此，目前其已然成為OEM廠商實現(xiàn)產(chǎn)品差異化的關鍵。隨著人們逐步認識到，許多針對之前2G和3G系統(tǒng)的技術將無法滿足3GPP LTE，即第4代無線技術的性能和延遲要求，基帶架構設計領域的競爭也開始愈演愈烈。

處理通道不僅需要比以往強大得多的處理能力，而且所有功能必須在更短的時間內(nèi)完成。要想解決系統(tǒng)架構師所面臨的一系列挑戰(zhàn)，就要開發(fā)一個系統(tǒng)，來滿足運營商積極的投資和運營成本削減目標。圖1顯示了基帶處理系統(tǒng)設計面臨的主要壓力。

F1: 不斷演進的基帶處理需求帶來的挑戰(zhàn)

基于FPGA的解決方案可以滿足上述要求，同時還能避免常見的性能問題和瓶頸。很多公司正在實施類似計劃，如賽靈思最新推出的LTE上行鏈路通道解碼器和LTE下行鏈路通道編碼器LogiCORE，希望通過在單一IP解決方案中納入多種關鍵的Layer-1功能，來消除FPGA普及道路上的種種障礙。

硅技術的進步是無線通信技術能夠取得成功的關鍵，因為它可以將甚至更復雜的算法技巧從實驗室?guī)У綄嶋H產(chǎn)品中得以推廣。例如3G網(wǎng)絡中Turbo迭代碼糾錯技術，在10年內(nèi)完成了從最初發(fā)現(xiàn)到商業(yè)化推廣的整個過程。創(chuàng)新步伐始終都在持續(xù)加快，最為引人注目的是通過各種MIMO天線技術將空間維度(spatial dimension)概念應用到無線通信網(wǎng)絡中。

但是，隨著4G空中接口的出現(xiàn)，壓力不斷增加，以至于傳統(tǒng)的以DSP為中心的可編程通道卡架構難以應對。FPGA和DSP之間的傳統(tǒng)分割遭遇了性能瓶頸，這種制約的影響很大，因為二者之間需要傳輸?shù)臄?shù)據(jù)量非常大。

那么，我們?nèi)绾尾拍芟愃破款i？關鍵在于簡化Layer-1系統(tǒng)架構，并消除芯片間所有不必要的數(shù)據(jù)傳輸。這樣的簡化流程會引發(fā)一些與基于DSP的架構可擴展性有關的問題。設計人員需要IP、軟件和技術支持等更強大的組合，來幫助他們完成向Layer-1系統(tǒng)架構的轉(zhuǎn)變，在這其中，多數(shù)功能都在可編程的硬件環(huán)境中實現(xiàn)而非DSP。

簡化Layer-1設計

讓我們更深入分析一下將FPGA單純用作協(xié)處理器，從DSP處理器卸載Turbo解碼功能時可能發(fā)生的問題。在一個典型的LTE基帶設計中分析這種分區(qū)的有效性時，賽靈思的系統(tǒng)架構師們發(fā)現(xiàn)，僅僅是通過SRIO連接將數(shù)據(jù)從DSP處理器轉(zhuǎn)移到FPGA后再返回，就會占用可用延時預算中超過20%的資源。令人震驚的是，這還不是最壞的情況。如果加上使用更高調(diào)制方法(如64-QAM) 編碼、1/3碼率20MHz LTE頻段下的2個MIMO代碼字等混合數(shù)據(jù)，這一比例會迅速提升，從而使情況惡化。

一種應對辦法就是簡單地添加更大型的“管道”，部署更多高速的千兆位收發(fā)器進行數(shù)據(jù)傳輸。雖然以這種方式構建系統(tǒng)完全可行，但它會導致系統(tǒng)功耗不必要的增加，因為這種情況下需要相對比較消耗功率的高速串行連接來回傳送數(shù)據(jù)，而且橋接功能是重復的，因此需要更多硬件資源。

還有一種更為理想的較好解決方案。通過將Layer-1的大部分功能整合到FPGA中，設計人員就可以避免不必要的開銷，節(jié)省的資源可以用來提高系統(tǒng)吞吐量、縮短延遲，同時降低功耗。僅降低功耗這一項就可以直接轉(zhuǎn)變?yōu)橄到y(tǒng)可靠性提升、成本降低，以及運營成本的節(jié)省。

這種架構方法完全消除了對DSP的需要——當然，如果設計人員愿意的話，也可以加入DSP來執(zhí)行一些低速率功能。利用這種劃分方法，F(xiàn)PGA實現(xiàn)了整個Layer-1基帶處理功能，將MAC和HARQ處理等其它較高層的功能留給了更具成本效益的通用處理器或網(wǎng)絡處理器——這些處理器也可以處理額外的回傳連接功能。將所有高性能、對時間要求嚴格的功能集成到單一平臺上，F(xiàn)PGA有效地避開了延遲和帶寬局限；同時，分區(qū)也變成了一項簡單得多的任務。

迄今為止，采用這種方法的主要障礙是對簡化流程(從設計概念到硬件)的需求。此外，對已經(jīng)習慣以DSP為中心設計流程的設計人員來說，他們需要IP和開發(fā)工具的幫助才能更容易地利用FPGA的強大功能，并在其中迅速高效地開發(fā)基帶功能。

賽靈思的LTE上行鏈路通道解碼器和LTE下行鏈路通道編碼器LogiCORE，可以消除設計人員在考慮采用FPGA時的顧慮，因為它可以將多種關鍵的Layer-1功能集成到單一IP解決方案中，而這個解決方案可以通過Xilinx CORE Generator工具中的圖形用戶界面進行靈活定制。利用這種設計流程，對FPGA了解有限的工程師們就可以將精力集中于更廣泛的系統(tǒng)設計，從而大大減輕開發(fā)和集成的工作量。

未來發(fā)展方向

快速、低延遲連接是LTE的關鍵要求，而且在超4G的時代將依然如此。隨著這些以數(shù)據(jù)為中心的無線系統(tǒng)的演進，許多采用傳統(tǒng)DSP和FPGA分區(qū)方法的公司將發(fā)現(xiàn)，在不同芯片間傳輸數(shù)據(jù)的開銷高得難以接受。對于希望在產(chǎn)品設計中尋求額外優(yōu)勢的設計人員來說，他們可以更輕松地使用基于FPGA的解決方案。擺脫了傳統(tǒng)系統(tǒng)設計方法束縛的工程師，將開發(fā)出嶄新的產(chǎn)品，遠離那些將繼續(xù)困擾競爭對手的性能問題和開發(fā)瓶頸。

LogiCOREs內(nèi)部

賽靈思最近推出的LTE通道編碼器和解碼器LogiCOREs是專為3GPP rel8 E-UTRA eNB基帶處理設計的，符合3GPP TS 36.211 v8.2.0和TS 36.212 v8.2.0（2008-03）規(guī)范。它們將支持帶寬高達20 MHz、采用普通（短）CP、64-QAM調(diào)制技術和兩個MIMO代碼字的不同配置。這兩種產(chǎn)品都可以處理FDD和TDD幀結構，因此非常適合從TD-SCDMA標準演進而來的系統(tǒng)。

這種編碼器和解碼器都作為獨立的參數(shù)化IP塊提供，可以通過Coregen軟件工具輕松集成到客戶的設計中。為了簡化設計集成，賽靈思可以為它們提供全面的測試、模擬和C模型，幫助完成系統(tǒng)模擬。