〓 Blast Create

設計師可以通過Blast Create對RTL級代碼進行綜合、觀察、*估，改善其代碼質量、設計約束和設計可測性；并且通過SVP技術建立精確地設計原型進行布局規(guī)劃。 Blast Create 包括邏輯綜合、物理綜合、DFT分析和掃描鏈插入、功率優(yōu)化和靜態(tài)時序分析并具有統(tǒng)一的用戶環(huán)境。通過Blast Create可很好的完成前端設計和后端設計的連接，縮短了設計周期。

主要特點：

1、全特性的、高容量的RTL綜合引擎，并提供一種可預測設計收斂的途徑；

2、全芯片快速的詳細布局和全局的布線可實現(xiàn)千萬門的設計并可預測時序收斂；

3、集成的DFT技術提供一種豐富的可測性分析解決方案；

4、單一集成環(huán)境、執(zhí)行代碼、公共的分析引擎和統(tǒng)一的數(shù)據(jù)庫模型,消除不必要的文件轉換；使用方便，提高設計效率并確保整個設計的相關性；

5、與工業(yè)標準的代碼風格、設計約束以級寄生參數(shù)文件格式兼容

〓 Blast RTL

基于Gain-Based 綜合技術的Blast RTL，可大大地縮短運行時間和節(jié)省內(nèi)存空間，內(nèi)嵌靜態(tài)時序分析有助于設計師隨時發(fā)現(xiàn)時序問題。Blast RTL 對全芯片的綜合是基于精確的互連延時和單元模型，而不是傳統(tǒng)線延估計模型，因此可以快速實現(xiàn)互連延時的收斂。同時，由于單元模型的精確選擇既能做到單元面積小、功耗低，又能有利于克服信號噪聲(SI)。

主要特點：

1、 綜合容量大；

2、綜合速度快；

3、能實現(xiàn)低功耗設計和優(yōu)化；

4、及時報告有延時問題的路徑，以便于按需要修改RTL和約束條件；

5、與物理設計軟件無縫連接，快速進入物理設計；

6、自動的Data-Path生成，能保證設計產(chǎn)品性能高，面積小；

7、集成掃描鏈扦入，保證電路的可測性設計；

8、支持標準HDL代碼，VHDL IEEE 1076-87/93，Verilog IEEE 1064 的標準；

9、從RTL到GDSII， 全流程單一增量式時序分析器和公共時序約束；

10、保證前后端時序的一致性；

11、支持層次化時序約束；

12、支持標準接口：SDC，LIB，DEF，LEF，GDSII

〓 Blast Fusion

它包括物理綜合和優(yōu)化，布局、布線，時鐘樹生成，平面布局和功耗規(guī)劃，詳細布局、布線，RC的提取和內(nèi)嵌增量時序分析工具。它是基于專利技術Fixed-timing和單一數(shù)據(jù)模型算法，這樣能消除時序迭代，加速產(chǎn)品快速進入市場。

主要特點：

1、FixedTiming 方法；

2、統(tǒng)一數(shù)據(jù)庫模型；

3、超級單元模型；

4、物理綜合；

5、時鐘樹綜合；

6、無網(wǎng)格自動布線器；

7、功能強大的人機交互布局、布線能力；

8、功能強大的信號完整性設計和檢查，可保證投片一次成功；

9、全面支持可制造性設計；

10、開放式結構界面，易于二次開發(fā)

〓 Blast Noise

Blast Noise與Blast Chip或Blast Fusion同步運行且貫穿整個IC實現(xiàn)流程，自動分析和調(diào)整芯片設計以避免串繞噪聲，串繞延遲及電遷移等信號完整性問題，消除了傳統(tǒng)解決方案所帶來的繁雜的版圖后分析和修正的迭代過程。

主要特點：

1、采用專利的2Pi模型及先進的過濾機制準確分析串繞噪聲；

2、自動信號翻轉率均衡及時序窗口算法分析、避免串繞延遲；

3、多種手段進行串繞修正，如Buffer insertion, Gate sizing, Track reodering, Wide-spacing routing, shield routing等；

4、信號電遷移的分析及修正；

5、豐富且直觀易用的信號完整性分析報告

〓 Blast Plan

Blast Plan是用于大規(guī)模集成電路和片上系統(tǒng)（SoCs）層次化設計，它與Blast Fusion共同組成一體化設計流程。

主要特點：

1、平衡Blast Fusion的高容量和頂層模塊數(shù)最小化，更早作布局規(guī)劃，更早預見時序收斂性；

2、整個層次化方法支持“自底向上和自頂向下”的流程；

3、獨特的“GlassBox” 抽取技術使得層次化設計可完成精確的串擾和噪聲建模、天線效應的修補；

4、“Gain-based”*估技術提供非常精確的時序預算；

5、利用門級、RTL級、宏單元和“Black Box”單元的網(wǎng)表進行早期設計規(guī)劃；

6、易用的GUI界面有益于層次規(guī)劃；

7、管腳最優(yōu)化以滿足設計的時序收斂和布通率；

8、通過全流程單一的增量式提取和時序分析達到“構造即正確的”時序設計流程。

〓 Bail Rail

提供功耗完整性的解決方案，將功耗完整性分析貫穿于整個設計流程。

主要特點：

1、準確、內(nèi)嵌的功耗分析；

2、快速、準確的電壓降分析；

3、靈活的早期分析；

4、電遷移效應分析；

5、電壓降效應對時序的影響；

6、大規(guī)模的設計容量，支持層次化設計（>20M）；

7、文本及圖形化的結果顯示；

8、與Blast Fusion緊密結合，完成低功耗設計；

9、與第三方工具接口，支持業(yè)界標準格式的文件