在設(shè)計(jì)Xilinx FPGA器件去耦網(wǎng)絡(luò)時(shí)，首先需要用ISE 1O的設(shè)計(jì)工具規(guī)劃器件的每個(gè)輸入／輸出塊(Bank)的SSO(Simultaneously Switching Output，同步轉(zhuǎn)換輸出)個(gè)數(shù)，因?yàn)镾SO是造成地線(xiàn)反彈和交調(diào)干擾的根源，每個(gè)Bank的SSO個(gè)數(shù)不允許超過(guò)最多數(shù)量的限制。

在大多數(shù)FPGA器件的應(yīng)用環(huán)境中，需要重點(diǎn)考慮500 kHz-500 MHz范圍內(nèi)可能出現(xiàn)的干擾信號(hào)。為了保證整個(gè)去耦網(wǎng)絡(luò)的阻抗曲線(xiàn)平滑和有效，電容器較為理想的選擇是按照10倍的規(guī)則，從0.001μF到4.7 μF范圍內(nèi)等間隔的選擇。同時(shí)容值越小，電容需要的數(shù)量越多，通常是以低一擋的電容個(gè)數(shù)比高一擋多一倍為原則。其電容的數(shù)量與器件的電源引腳之間的比例如下。

(1).470μ～1000μF之間：3％。

(2).1.0μ～4.7μF之間：6％。

(3).0.1μ～0.47μF之間： 16％。

(4).0.01μ～0.047μF之間：25％。

(5).0.001μ～0.0001μF之間：50％。

對(duì)于每個(gè)Bank的參考電源rREF建議放置0.1μF和0.01μF電容各一個(gè)。

根據(jù)電容器的頻率響應(yīng)特性，建議旁路電容與器件的電源輸入引腳之間的距離不要超過(guò)以下所給出的參數(shù)(以X7R的陶瓷貼片電容為例)。

(1) 0.001μF： ≤0.8 in。

(2) 0.01μF： ≤2.5 in。

(3) 0.1μF： ≤10 in。

例如，一個(gè)器件的VCCINT(1.5V)電源引腳共有48個(gè)，那么去耦網(wǎng)絡(luò)的電容器數(shù)量分別如下。

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(1) 680μF：48×3％＝0.44，需要1個(gè)。

(2) 2.2μF：48×6％＝2.88，需要3個(gè)。

(3) 0.47μF：48×15％＝7.68，需要8個(gè)。

(4) 0.047μf：48×25％＝12，需要12個(gè)。

(5) 0.0047μF：48×50％＝24，需要24個(gè)。

一些高端的Vitex器件因?yàn)閮?nèi)部封裝中有電容，所以在對(duì)應(yīng)的用戶(hù)手冊(cè)中會(huì)給出詳細(xì)的電容設(shè)計(jì)指南。其中包括每種電源電容的容值、數(shù)量及特性要求等，實(shí)際設(shè)計(jì)時(shí)請(qǐng)參考器件的用戶(hù)手冊(cè)。