在設計Xilinx FPGA器件去耦網(wǎng)絡時，首先需要用ISE 1O的設計工具規(guī)劃器件的每個輸入／輸出塊(Bank)的SSO(Simultaneously Switching Output，同步轉(zhuǎn)換輸出)個數(shù)，因為SSO是造成地線反彈和交調(diào)干擾的根源，每個Bank的SSO個數(shù)不允許超過最多數(shù)量的限制。

在大多數(shù)FPGA器件的應用環(huán)境中，需要重點考慮500 kHz-500 MHz范圍內(nèi)可能出現(xiàn)的干擾信號。為了保證整個去耦網(wǎng)絡的阻抗曲線平滑和有效，電容器較為理想的選擇是按照10倍的規(guī)則，從0.001μF到4.7 μF范圍內(nèi)等間隔的選擇。同時容值越小，電容需要的數(shù)量越多，通常是以低一擋的電容個數(shù)比高一擋多一倍為原則。其電容的數(shù)量與器件的電源引腳之間的比例如下。

(1).470μ～1000μF之間：3％。

(2).1.0μ～4.7μF之間：6％。

(3).0.1μ～0.47μF之間： 16％。

(4).0.01μ～0.047μF之間：25％。

(5).0.001μ～0.0001μF之間：50％。

對于每個Bank的參考電源rREF建議放置0.1μF和0.01μF電容各一個。

根據(jù)電容器的頻率響應特性，建議旁路電容與器件的電源輸入引腳之間的距離不要超過以下所給出的參數(shù)(以X7R的陶瓷貼片電容為例)。

(1) 0.001μF： ≤0.8 in。

(2) 0.01μF： ≤2.5 in。

(3) 0.1μF： ≤10 in。

例如，一個器件的VCCINT(1.5V)電源引腳共有48個，那么去耦網(wǎng)絡的電容器數(shù)量分別如下。

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(1) 680μF：48×3％＝0.44，需要1個。

(2) 2.2μF：48×6％＝2.88，需要3個。

(3) 0.47μF：48×15％＝7.68，需要8個。

(4) 0.047μf：48×25％＝12，需要12個。

(5) 0.0047μF：48×50％＝24，需要24個。

一些高端的Vitex器件因為內(nèi)部封裝中有電容，所以在對應的用戶手冊中會給出詳細的電容設計指南。其中包括每種電源電容的容值、數(shù)量及特性要求等，實際設計時請參考器件的用戶手冊。