首先看看對輸入引腳的建立和保持時間要求，圖1所示的模型給出了一個包含數(shù)據(jù)和時鐘路徑的輸入電路的例子。圖中帶方框的相位符號表示路徑中可能包含延時或相位調(diào)整電路，如IDELAY和DCM等。

圖1 包含數(shù)據(jù)和時鐘路徑的輸入電路的例子

建立時間（Setup）的要求是對FPGA輸入引腳的要求，它代表時鐘和數(shù)據(jù)之間在引腳上的關(guān)系?！罢钡慕r間要求表示數(shù)據(jù)必須在時鐘到達FPGA引腳之前到達FPGA；“負”的建立時間要求表示數(shù)據(jù)可以在時鐘到達FPGA引腳之后到達FPGA。在時鐘路徑中使用DOM或PLL時這種情況是可能的。

類似地，輸入保持時間（Hold）要求也是對FPGA引腳的要求，“正”的保持時間要求表示在時鐘到達FPGA引腳之后數(shù)據(jù)必須仍然在FPGA引腳上保持：“負”的保持時間要求表示在時鐘到達FPGA引腳之前數(shù)據(jù)就可以在FPGA引腳上終止，如圖2所示。在數(shù)據(jù)路徑中調(diào)整內(nèi)部延時時這種情況是可能的。

建立和保持時間要求會在時序分析報告的datasheet部分詳細列出，如圖3所示。

從圖中所示的報告中可看出，在當前的實現(xiàn)結(jié)果（即布局布線結(jié)果）下，輸入數(shù)據(jù)和時鐘在FPGA引腳上的時序關(guān)系必須滿足報告中的要求才能保證內(nèi)部輸入寄存器正確采到數(shù)據(jù)。這個表格適合用來做系統(tǒng)同步分析，因為PCB板設(shè)計者需要知道針對FPGA引腳的建立保持時間。