對于一些高扇出的信號，可以利用沒有被使用的全局時鐘緩沖器和第2全局時鐘資源來改善設計的性能，從而提高器件的工作速度。作為邏輯器件的高性能資源的一部分，應該使其充分發(fā)揮作用。在計算Fmax的公式中，實際上我們漏掉了clock skew和clock jittter。因為這兩個寄存器的時鐘的相位有偏差，所以理論上最大工作頻率應為：Tskew可能為正，也可能為負，所以我們通常使用BUFG來驅動時鐘是為了讓Tskew最小。

流水線(Pipeline)邏輯

當兩個觸發(fā)器之間的邏輯過于復雜，邏輯級數(shù)太多時，會對器件的工作速度造成很大影響。解決這種問題的辦法是減少邏輯級數(shù)，即插入中間觸發(fā)器，從而提高器件的工作速度，如圖所示。這是通常提高邏輯運行速度的手段，當然要以不改變邏輯功能為前提。

圖 插入中間寄存器可有效提供速度