隨著它們承載的器件的復雜性提高，設計也變得越來越復雜。相當長一段時間以來，電路設計工程師一直相安無事地獨立進行自己的設計，然后將完成的電路圖設計轉給設計工程師，設計工程師獨立完整自己的工作后，將Gerber文件再轉給制造廠。電路設計工程師、設計工程師和制造廠的工作都是相互隔離的，少有溝通。

隨著采用大型BGA封裝的可編程器件的應用不斷普及，以及高密度互連(HDI)、時序關鍵的差分對信令的廣泛應用，現(xiàn)在再采用這樣一種相互隔離的設計方式將帶來災難性后果,而并行開發(fā)流程允許多個開發(fā)過程同步進行，有助于確保設計成功，避免延誤、額外開銷以及返工。本文總結了并行設計各個階段的關鍵準則。

設計的第一步是在概念階段。這時，電路設計工程師應該與設計工程師一起進行技術評估。這個評估應考慮這么一些問題：

1. 采用哪些器件？

2. 器件選用哪種封裝？管腳數(shù)多少？管腳配置怎樣？

3. 基于成本和性能的權衡，采用幾層？

4. 時鐘頻率和信令速度等參數(shù)的目標值是什么？

此外，設計工程師還應考慮總線架構、是采用并行還是串行連接等因素，以及阻抗匹配策略。阻抗不匹配時會出現(xiàn)反射、振鈴及其它不期望的干擾。

協(xié)同工作

設計的這些考慮提出了成功設計中的一個關鍵問題是溝通，因為設計不再是一個人的工作，而是不同組的工程師之間的團隊合作。溝通這一主旨貫穿整個設計流程的始終，電路設計團隊必須清楚地就其設計意圖與設計團隊進行溝通，他們還必須在清楚了解其設計工具能干什么、不能做什么的前提下參與到該過程中。

隨著布線的復雜性日益增加，信號速率日益提高，協(xié)同的設計方式可比傳統(tǒng)的串行流程得到更好效果(圖1)。將對元件的研究和選擇與整個設計流程的其它部分隔離開，以及將原理圖輸入、仿真與布局布線階段也獨立出來一直是常用手法。因此，設計工程師最好選擇便于分享數(shù)據(jù)的工具和流程，這是在分布在不同地方的設計團隊能利用并行工作的好處并縮短整個設計周期的唯一途徑。




圖1：(a) 傳統(tǒng)串行開發(fā)流程的設計周期長，信息共享有限，而成本持續(xù)上升；
(b) 并行開發(fā)流程允許多個開發(fā)程同步進行，有助于確保設計成功，避免延誤、額外開銷以及返工

設計創(chuàng)建

在設計創(chuàng)建階段，工程師將最終確定好器件并為其生成各種庫，這樣反過來又加快了原理圖輸入。在該階段，設計工程師評估和選擇構造模塊，并可以登陸制造商的網(wǎng)站搜索數(shù)據(jù)表和規(guī)范。完成這項工作的一個更好方法，是直接在原理圖輸入過程中選擇器件。通過以這種方式來實現(xiàn)原理圖輸入，這個流程可被用作為一種試驗方法。

在原理圖輸入過程中，設計工程師能迅速添加、刪減或變更器件(甚至整個設計結構)的能力很重要。例如，為手機開發(fā)高頻濾波器的設計工程師應在原理圖輸入時，通過對不同容抗和感抗值進行試驗來設定通帶及其它濾波器參數(shù)。

在創(chuàng)建原理圖時，設計工具也在后臺為該電路生成一個網(wǎng)絡表。網(wǎng)絡表描述了電路的器件如何連接以及后續(xù)放置和布線工具如何將其用于布局布線的信息。

此時，設計工程師將為諸如FPGA或其它可編程器件等所謂的“大元件”創(chuàng)立符號和物理管腳布局布線圖。也是在這個時候，設計約束被捕獲，這是一個需要審慎思考的關鍵步驟，特別是對后續(xù)流程而言。

對于目前的設計來說，最好一切都按規(guī)矩辦。過去是受到制造問題的制約，而現(xiàn)在當工程師努力減小的體積且仍使其具有可制造性時，一切都要受到復雜約束的限制。雖然設計需求也許會導致大量約束，但不讓設計被過分約束也很重要。與簡單地用約束設計相比，更多地借鑒仿真和分析是更明智的方法。

在設計創(chuàng)建過程中，工程師需留意也許會在后續(xù)流程中出現(xiàn)的信號完整性問題。最好在設計輸入階段及布局布線階段就將信號完整性問題考慮進去，當然設計流程必須支持這種方式，因為無法在設計輸入階段解阻抗失配問題。

仿真是關鍵

電路一旦設計完成并繪制好原理圖后，接著就該進行功能驗證，它通常采用仿真工具完成。仿真的目的不是取代物理原型生成，而為了避免反復生成原型，因為仿真使設計工程師能發(fā)現(xiàn)一般要等到原型生成才能發(fā)現(xiàn)的設計缺陷。

在仿真過程中，可以嘗試各種設計拓撲，并用不同廠商的器件進行替代，來檢驗它們對電路性能的影響。但在仿真時，伴隨模型的可用性及有效性的問題層出不窮。目前所有常用的設計工具包都帶有昂貴的模型庫，但可能不止一次會出現(xiàn)某個特定器件不在庫內(nèi)的情況。但器件供應商一般會通過在其網(wǎng)站上推出Spice模型來解決此問題，因此通過器件供應商網(wǎng)站查找它們是個好主意。

迂回布線的限制

但基于Spice的仿真也存在局限性，它能生成理想化從而不一定代表真實條件的仿真信號。真實信號可能有改變真實性的噪聲和相移。

美國國家儀器公司(NI)的設計流程包括虛擬儀器，可將該儀器與NI的許多PXI儀器一起使用，以生成保留隨帶的非線性成分的真實信號。這些信號能以固有的文件格式來捕獲，以用在驗證電路行為的Spice仿真上。另外，虛擬原型可提供對器件選擇的反饋。

系統(tǒng)級的仿真也很關鍵，它不僅僅是對一個通過的信號實施建模，還必須檢查信號在器件內(nèi)甚或通過多個板卡時都有什么變化。數(shù)Gb的信令速率是使情況更復雜的另一個因素。串行總線架構比并行總線架構更受青睞，這就要求設計工程師對損耗、耦合傳輸線及詳盡的過孔模型實施仿真。

物理實現(xiàn)

當通過仿真剔除性能問題后，下一步是對電路進行布局布線以生成物理原型。布局布線要確保電路性能滿足設計規(guī)范要求，并保證板卡外形匹配設計形態(tài)參數(shù)。這時與機械工程師一起合作將非常必要。

在布局布線階段，由原理圖定義的器件間的互連可由任一家EDA供應商提供的布局布線和布線工具實現(xiàn)。所有這些工具都將提供一定程度的自動布局布線功能，但它是一把雙刃劍。設計工程師需要判斷何時進行手工布線，何時采用自動布線。如果要放置一個關鍵元件，或者必須將一個連接器放在邊緣上，就不要采用自動布局布線功能。

欣慰的是，在進行布局布線時，可以對信號完整性問題做些前瞻性考慮。這是個必須認真對待的階段。一般的經(jīng)驗是，如果信號到達目的地所用的時間超過轉換時間的1/3，則在該路徑上可能存在信號完整性問題。

設計約束

布局布線存在許多挑戰(zhàn)，其中最主要挑戰(zhàn)是確保滿足約束條件。這些約束被用來解決信號完整性問題、可制造性問題、電磁干擾、熱效應或上述這些問題的組合。

除設計約束外，許多與目前特定器件技術相關的因素使布局布線更加復雜，例如板載芯片(COB)等先進半導體封裝技術可令布線變得極其棘手。目前的高密度封裝可以容下2,000多個管腳，管腳間距不到0.65mm。這種封裝將給管理I/O和信號速度帶來很大困難，對這種封裝進行迂回布線(Escape Routing)也是一個高技巧工作。

對可編程邏輯器件進行布局布線是另一個挑戰(zhàn)。一些高端設計工具包(比如Altium和Mentor Graphics公司提供的設計工具包)能與FPGA供應商的設計工具緊密鏈接，并可用來完成FPGA和本身的集成設計。

以前，大型FPGA的管腳配置一般由FPGA設計工程師完成，但在進行配設時并沒對布局布線有太多考慮。人們現(xiàn)在意識到，帶可編程I/O的FPGA是走線進或出的源頭，改變FPGA以迎合布局布線比改變來匹配FPGA的I/O設置要容易地多。

最后檢查

在將版圖拿去制造前的最后步驟是最終檢查。必須檢查信號完整性和時序以確保信號能及時到達目的地并具有充分的品質(zhì)保證。設計約束沖突將在此時表露出來，對此要進行權衡。

在該階段，最大挑戰(zhàn)之一是盡量將這些設計流程的最后驗證步驟提前，具有更好的約束是實現(xiàn)這種要求的一個關鍵。若在創(chuàng)建設計過程中，在確定約束的同時還可進行分析，則改善約束條件的質(zhì)量。

設計最后必須生成制造數(shù)據(jù)，包括全部與生產(chǎn)、組裝及測試相關的文檔。在整個設計過程中，設計團隊成員與制造廠家之間必須都有充分溝通，以了解制造商的技術能力和限制。另外，必須對制造數(shù)據(jù)進行驗證以使設計工程師有最后機會發(fā)現(xiàn)錯誤。