摘 要： 基于對(duì)TD-LTE系統(tǒng)中數(shù)據(jù)存儲(chǔ)及傳輸技術(shù)的研究及分析，提出了一種下行鏈路處理的系統(tǒng)實(shí)現(xiàn)方案，并在Virtex-5系列FPGA芯片中完成DDR2 SDRAM控制器的設(shè)計(jì)及優(yōu)化。該技術(shù)方案應(yīng)用于TD-LTE無線綜合測(cè)試儀中，完成下行鏈路大容量高速數(shù)據(jù)的接收和發(fā)送，實(shí)現(xiàn)硬件資源共享，其處理速度和數(shù)據(jù)精度滿足TD-LTE測(cè)試要求。
關(guān)鍵詞： TD-LTE；Virtex-5；DDR2 SDRAM；資源共享

TD-LTE無線終端測(cè)試平臺(tái)以FPGA+DSP+ARM為核心，TD-LTE系統(tǒng)中下行基帶OFDM信號(hào)生成在FPGA中處理?？紤]到FPGA要處理其他算法和邏輯控制，且內(nèi)部存儲(chǔ)器容量有限，所以大容量的基帶OFDM信號(hào)生成后，需要應(yīng)用DDR2 SDRAM存儲(chǔ)，然后通過射頻發(fā)送。下行物理信道的一般處理流程如圖1所示[1]。
圖1所示為下行物理信道的基帶信號(hào)生成一般流程：首先，將物理信道上傳輸?shù)拿恳粋€(gè)碼字中的編碼比特進(jìn)行加擾、調(diào)制、層映射、預(yù)編碼后生成復(fù)值調(diào)制符號(hào)，其次將其映射到資源粒子上，最后在每一個(gè)天線端口上產(chǎn)生時(shí)域OFDM基帶信號(hào)。

以前的文獻(xiàn)大多以研究DDR2 SDRAM內(nèi)部指令處理和對(duì)接口信號(hào)完整性及內(nèi)部結(jié)構(gòu)進(jìn)行分析為主，文獻(xiàn)[2]主要針對(duì)后期流水線視頻處理的DDR2 SDRAM控制器的設(shè)計(jì)，而在TD-LTE系統(tǒng)中DDR2 SDRAM控制器設(shè)計(jì)及優(yōu)化的文獻(xiàn)資料較少。本文以TD-LTE無線綜合測(cè)試儀為平臺(tái)，以研究DDR2 SDRAM 控制器的設(shè)計(jì)為基礎(chǔ)，實(shí)現(xiàn)DDR2 SDRAM正確轉(zhuǎn)存大容量數(shù)據(jù)，并驗(yàn)證調(diào)試及優(yōu)化。
1 系統(tǒng)框架
在TD-LTE無線終端綜合測(cè)試儀的基帶板設(shè)計(jì)中，ARM支持的接口比較豐富，主要用于完成操作系統(tǒng)及協(xié)議、應(yīng)用等功能；DSP芯片實(shí)現(xiàn)配置功能，完成物理層流程及主要算法，充分發(fā)揮其尋址方式靈活、通信機(jī)制強(qiáng)大的優(yōu)點(diǎn)；由FPGA芯片并行處理數(shù)據(jù)量大、重復(fù)性強(qiáng)、速度要求高的數(shù)字信號(hào)。TD-LTE物理層開發(fā)平臺(tái)中FPGA應(yīng)用框架如圖2所示。

根據(jù)系統(tǒng)結(jié)構(gòu)中的邏輯任務(wù)劃分，Turbo譯碼、同步控制、解預(yù)編碼、Viterbi譯碼、OFDM基帶信號(hào)生成和系統(tǒng)定時(shí)等算法都在FPGA中完成，內(nèi)部運(yùn)用高級(jí)高性能總線（AHB）實(shí)現(xiàn)各個(gè)模塊連接。本文主要研究網(wǎng)絡(luò)端下行發(fā)送鏈路中DDR2 SDRAM的應(yīng)用。首先，DSP發(fā)送資源映射后的數(shù)據(jù)，經(jīng)過多通道緩沖串口（McBSP）發(fā)送給FPGA，在FPGA內(nèi)部，按照TMS320C6455芯片的McBSP協(xié)議，利用Verilog HDL語言模擬一個(gè)McBSP接口，完成數(shù)據(jù)接收；然后，調(diào)用IFFT模塊生成基帶信號(hào)，DDR2控制器模塊控制基帶信號(hào)寫入DDR2 SDRAM；最后，在控制讀出使能信號(hào)拉高后，從DDR2 SDRAM中控制讀出，傳送到RF控制模塊，數(shù)據(jù)經(jīng)過數(shù)/模轉(zhuǎn)換，從射頻發(fā)送出去，這樣就完成了下行OFDM基帶信號(hào)的發(fā)送流程。從射頻接收數(shù)據(jù)，完成解基帶信號(hào)過程，數(shù)據(jù)接收過程與發(fā)送基帶信號(hào)類似，只是數(shù)據(jù)傳輸方向相反。