摘 要： 基于對TD-LTE系統(tǒng)中數(shù)據存儲及傳輸技術的研究及分析，提出了一種下行鏈路處理的系統(tǒng)實現(xiàn)方案，并在Virtex-5系列FPGA芯片中完成DDR2 SDRAM控制器的設計及優(yōu)化。該技術方案應用于TD-LTE無線綜合測試儀中，完成下行鏈路大容量高速數(shù)據的接收和發(fā)送，實現(xiàn)硬件資源共享，其處理速度和數(shù)據精度滿足TD-LTE測試要求。
關鍵詞： TD-LTE；Virtex-5；DDR2 SDRAM；資源共享

TD-LTE無線終端測試平臺以FPGA+DSP+ARM為核心，TD-LTE系統(tǒng)中下行基帶OFDM信號生成在FPGA中處理?？紤]到FPGA要處理其他算法和邏輯控制，且內部存儲器容量有限，所以大容量的基帶OFDM信號生成后，需要應用DDR2 SDRAM存儲，然后通過射頻發(fā)送。下行物理信道的一般處理流程如圖1所示[1]。
圖1所示為下行物理信道的基帶信號生成一般流程：首先，將物理信道上傳輸?shù)拿恳粋€碼字中的編碼比特進行加擾、調制、層映射、預編碼后生成復值調制符號，其次將其映射到資源粒子上，最后在每一個天線端口上產生時域OFDM基帶信號。

以前的文獻大多以研究DDR2 SDRAM內部指令處理和對接口信號完整性及內部結構進行分析為主，文獻[2]主要針對后期流水線視頻處理的DDR2 SDRAM控制器的設計，而在TD-LTE系統(tǒng)中DDR2 SDRAM控制器設計及優(yōu)化的文獻資料較少。本文以TD-LTE無線綜合測試儀為平臺，以研究DDR2 SDRAM 控制器的設計為基礎，實現(xiàn)DDR2 SDRAM正確轉存大容量數(shù)據，并驗證調試及優(yōu)化。
1 系統(tǒng)框架
在TD-LTE無線終端綜合測試儀的基帶板設計中，ARM支持的接口比較豐富，主要用于完成操作系統(tǒng)及協(xié)議、應用等功能；DSP芯片實現(xiàn)配置功能，完成物理層流程及主要算法，充分發(fā)揮其尋址方式靈活、通信機制強大的優(yōu)點；由FPGA芯片并行處理數(shù)據量大、重復性強、速度要求高的數(shù)字信號。TD-LTE物理層開發(fā)平臺中FPGA應用框架如圖2所示。

根據系統(tǒng)結構中的邏輯任務劃分，Turbo譯碼、同步控制、解預編碼、Viterbi譯碼、OFDM基帶信號生成和系統(tǒng)定時等算法都在FPGA中完成，內部運用高級高性能總線（AHB）實現(xiàn)各個模塊連接。本文主要研究網絡端下行發(fā)送鏈路中DDR2 SDRAM的應用。首先，DSP發(fā)送資源映射后的數(shù)據，經過多通道緩沖串口（McBSP）發(fā)送給FPGA，在FPGA內部，按照TMS320C6455芯片的McBSP協(xié)議，利用Verilog HDL語言模擬一個McBSP接口，完成數(shù)據接收；然后，調用IFFT模塊生成基帶信號，DDR2控制器模塊控制基帶信號寫入DDR2 SDRAM；最后，在控制讀出使能信號拉高后，從DDR2 SDRAM中控制讀出，傳送到RF控制模塊，數(shù)據經過數(shù)/模轉換，從射頻發(fā)送出去，這樣就完成了下行OFDM基帶信號的發(fā)送流程。從射頻接收數(shù)據，完成解基帶信號過程，數(shù)據接收過程與發(fā)送基帶信號類似，只是數(shù)據傳輸方向相反。