上面的兩章主要是針對(duì)信號(hào)完整性來進(jìn)行的仿真，時(shí)序的仿真過程與上述的是一致的，但時(shí)序還涉及到很多概念與數(shù)據(jù)計(jì)算，在這一章中主要講述時(shí)序仿真的一些概念。 4.1 時(shí)序(TIMING)的一些參數(shù) Cadence所完成的時(shí)序仿真實(shí)際上是建立在“Solution Space”的設(shè)計(jì)思想上的。所謂“Solution Space”就是通過分析電路原理、器件手冊(cè)等資料得出一個(gè)理論的最惡劣條件下的時(shí)序最大可用空間，然后通過Cadence仿真軟件計(jì)算出在滿足該理論時(shí)序時(shí)對(duì)器件布局和布線的約束要求。在實(shí)踐中我們總結(jié)了一張時(shí)序參數(shù)表格，如圖 4－1所示（該表中的計(jì)算公式只是一種典型的時(shí)序分析，對(duì)于一些特殊的時(shí)序分析要根據(jù)具體情況定，但思想方法是一樣的，有些參數(shù)在第四章已經(jīng)作了說明） 。該表中行 4 – 24為理論參數(shù)，一般從器件手冊(cè)中查找得到，行 25 – 27 為計(jì)算的理論結(jié)果，行 28、29為仿真結(jié)果。下面結(jié)合該表介紹時(shí)序仿真的過程。圖 4-1 時(shí)序參數(shù)表格7、TOP NAME：是我們對(duì)要仿真的拓?fù)淙〉拿帧Ｔ撁肿詈门c相應(yīng)的網(wǎng)絡(luò)名相關(guān)。 8、From和 To：該兩行分別填寫驅(qū)動(dòng)器和接收器的管腳號(hào)。采用：位號(hào)：管腳號(hào)格式。 9、Signaling Type：信號(hào)類型。對(duì)于信號(hào)類型我們定義為三種：源同步、外同步和異步。 在4.2 和 4.3 中會(huì)對(duì)這兩種方式分別進(jìn)行仿真過程介紹。1）源同步：源同步也即是同步時(shí)鐘由發(fā)送數(shù)據(jù)或接收數(shù)據(jù)的芯片提供。如圖 6－2 所示。該圖是 48520與 SDRAM的連接關(guān)系。①為源同步時(shí)鐘，由 48520 提供；②為地址總線由 48520提供，單向；③為數(shù)據(jù)總線，雙向。 2）外同步：外同步也即同步時(shí)鐘的提供既不是數(shù)據(jù)發(fā)送芯片也不是數(shù)據(jù)接收芯片，而是由另外的時(shí)鐘芯片提供。如圖 4－2 所示。 3）異步：顧名思義是該信號(hào)沒有時(shí)序要求。對(duì)于此類信號(hào)也就不存在時(shí)序仿真的問題。圖 4-2 源同步示例圖4-3 外同步示例10、Vil/Vih：輸入緩沖器的輸入高電平和低電平值。 11、Tsetup：輸入緩沖器要求的信號(hào)建立時(shí)間。 12、Thold：輸入緩沖器要求的信號(hào)保持時(shí)間。13、Vmeas：輸出緩沖器的測(cè)量電壓。 14、Tcomin/Tcomax：輸出緩沖器的時(shí)鐘到數(shù)據(jù)有效延時(shí)最小值/最大值。參考圖 4－4。圖 4－4：Tcomin/Tcomax圖示15、Test load：Tcomin/Tcomax的測(cè)試條件。 16、Ref Clk Name：同步時(shí)鐘的網(wǎng)絡(luò)名。 17、Clock Cycle Time：同步時(shí)鐘周期，單位 ns。 18、Tjitter：即同步時(shí)鐘相位的抖動(dòng)。 19、Tskew：同步時(shí)鐘相位的偏移。 20、Tft_clk_fast/Tft_clk_slow：是同步時(shí)鐘的 Flight time值。當(dāng)時(shí)鐘方向與數(shù)據(jù)方向同向時(shí)定義為正，反向時(shí)為負(fù)。對(duì)于該值的確定由時(shí)鐘線的仿真結(jié)果確定。 21、Design Margin Fast/Design Margin Slow：設(shè)計(jì)余量。 22、Switch delay@fast/Settle delay@slow：該兩項(xiàng)填寫實(shí)際仿真結(jié)果，仿真結(jié)果應(yīng)滿足上面介紹的要求。一般說來應(yīng)保證 Settle delay@slow滿足要求，Switch delay@fast 在難以滿足時(shí)可以適當(dāng)放寬。Tflight_time_min/Tflight_time_max：根據(jù)以上參數(shù)理論計(jì)算的空間范圍