1.講座中講到為了減少寄生電容的影響，要去除運(yùn)放焊盤下面的地層，這個底層是指地平面嗎？如果是的話，如何去除那個焊盤下面的地呢？

是的。焊盤下面的地也要去掉。

2.對于高速AD采樣電路，有模擬和數(shù)字電路混合在一起，如何避免地反彈噪聲對采樣的影響？

一般要分割A(yù)GND,DGND,然后選擇在合適的地方一點(diǎn)接地。

3.在很多的書上看到模擬和數(shù)字地和電源的問題，在實際的設(shè)計中，我們怎樣處理，比如模擬和數(shù)字的供電是否需要兩個穩(wěn)壓的芯片單獨(dú)輸出，模擬地和數(shù)字地最后怎樣連接在一起等?

一般來說不需要兩個單獨(dú)的穩(wěn)壓芯片，中間加一磁珠就可以了，要盡量避免數(shù)字部分的噪聲耦合到模擬部分。對于低速精密系統(tǒng)來說，一般采用模擬地與數(shù)字地單點(diǎn)接地的方法，具體可以參考評估板；對于高速而言，為了最小的電流回路，一般不具體分模擬地與數(shù)字地，也就是只采用一個地平面。

4.1、如何減少數(shù)字信號對模擬信號的干擾？尤其是模擬小信號，如：微安電流脈沖。

2、在多通道模擬輸出中，如何減少通道與通道之間的串?dāng)_？以及實現(xiàn)通道的高阻狀態(tài)，即未接通通道不被干擾的問題？

1.一般情況，通過分開模擬地和數(shù)字地，還有分開模擬電源以及數(shù)字電源，可以減少數(shù)字對模擬信號的干擾。

2。一般情況下，未接通道是否高阻由片子本身決定，多通道系統(tǒng)中，盡量減少通道間平行走線的長度并用地將其隔開都能減少通道間的串?dāng)_。

5.對電源分割，能不能提供一些指導(dǎo)性建議

你好，對于電源分割，你可以參考http://www.analog.com/en

/DCcList/0,3090,760%255F%255F62,00.html 中的High SpeedDesign Techniques里面的章節(jié)。謝謝

6.What problem in digital GND and analogGND connecting together ?

如果一點(diǎn)共地做的不是很好，會影響信噪比和系統(tǒng)的性能。

7.ADI是否提供適合PROTEL制做板的元器件封裝庫？

我們很快會提供這些封裝庫?，F(xiàn)在我們已經(jīng)提供POWER LOGIC等的封裝庫了。

8.有一塊4層板，層疊次序如下：信1－－地－－電源－－信2，但有好幾組電源，有3.3V,5V,12V,-12V等,這么多電源在電源層上分隔不了時，該怎么分配它們？

可以把比較重要的電源在電源層分割。其他的電源可以走粗線。

9.差分走線的規(guī)則是什么？

一般情況下兩條差分線應(yīng)該平行并且等長，您可以參考應(yīng)用筆記AN-586，里面有關(guān)于LVDS差分走線一些要求。

10.對于高速印制電路板中的電阻匹配問題怎么處理？

一般原則是串聯(lián)電阻始端匹配。并聯(lián)電阻終端匹配。

11.混合信號的IC有AGND和DGND，一般分開單點(diǎn)接地。但是如果數(shù)字電路部分電流過大，是否可以把DGND與AGND 都當(dāng)作AGND。為什么？還有什么情況可以？

對于高速ADC/DAC，請當(dāng)作模擬器件看待，全接AGND.但整板還是需要將模擬地和數(shù)字地分開。一個比較好的辦法是參考我們各個器件的評估板。

12.多層板如何進(jìn)行設(shè)計參考層和信號層

這個取決于您設(shè)計的多少層板，4層的話，往往頂層和底層為信號層，中間2層為電源和底層。如果6層以上板，為了減少EMI等等，可以把頂層和底層鋪地用來隔離，中間層作為信號層。

13.能談?wù)勀M和數(shù)字地的分布有什么要求么？需要劃分么？

一般需要劃分。盡量考慮一點(diǎn)接地，AGND/DGND不要重合。

14.專家：1）請問地線分區(qū)最優(yōu)化的方式是什么樣的？

2）高速仿真推薦工具？

高速仿真軟件可以使用alleger

一般原則是數(shù)字地和模擬地分開，高速信號返回路徑最短。