時間區(qū)域上的同樣信息由圖 24 表示。圖的頂部表示源；圖的底部表示負(fù)載端信號。注意，經(jīng)過 5個完全的循環(huán)，信號的強(qiáng)度才衰減到輸入極限以下。傳輸延遲從 2ns/ft到 5ns/ft。當(dāng)t PD＝3ns/ft 而且線長 6 英寸的時候，線的延遲就是 1.5ns。信號在從源傳輸后 13.5ns內(nèi)都可以被認(rèn)為是正確有效的。圖 24 時域上反射信號的表示：a)在源端 b)在負(fù)載端圖 25 終端匹配電阻的終接方式上面例子里面講的反射量對于大多數(shù)系統(tǒng)來說可能都太大了。必須采用某種技術(shù)來消除， 至少要減小反射。由于Z l =Z0 的時候反射就被消除，所以使得Z l =Z0非常必要。要理解這些，必須要了解 PAL 設(shè)備的輸入輸出阻抗的特性。如前文提到的，輸入阻抗比較高，當(dāng) CMOS 在 10kW 范圍內(nèi)時，雙極（bipolar）就在 10kW 范圍內(nèi)。輸出設(shè)備則一般有比較小的阻抗。有兩種中斷方案：將 L Z 減小到Z0 以消除反射；或者將 Zs 增大到 Z0 以消除二次反射。在負(fù)載端并聯(lián)一個電阻可以減小 ZL ——并聯(lián)終端； 將源串聯(lián)一個電阻可以增大Zs ——串聯(lián)終端。 并聯(lián)終端如圖 25a。由于大多數(shù)設(shè)備的輸入阻抗很高，Rl 可以做的與Z0 相等。 這樣的設(shè)計(jì)方案有一個缺點(diǎn)：電流損耗（current drain）在高輸出（HIGH-output）狀態(tài)下很高。對一個 50Ω的終端，損耗可能會高達(dá) 48mA。大多數(shù)驅(qū)動器的額定電流是I oh ＝3.2mA。很顯然，這已經(jīng)超出了設(shè)備可以承受并提供足夠的Voh的水平。終端 Vcc 會有所幫助，因?yàn)橐话銇碚f，I OL 比I OH 高一些。但是，大多數(shù)為板極應(yīng)用設(shè)計(jì)的 CMOS設(shè)備 （CMOS devices designed for board-level applications） 的驅(qū)動器額定電流IOL為 24mA或者更小。這仍然不足以提供足夠的電流來支持一條低阻抗傳輸線需要的V OL 。如圖 25b 使用 2 個電阻可以有效減小電流。這兩個電阻分壓，得到的 thevenin 電壓為：得到的 thevenin 電阻為：盡管這是個不錯的解決方案， 由于電阻放在 Vcc和地線之間， 所以電源供電電流比較高。 另外一個降低負(fù)載電流的方案是將電阻放在V OH 與V OL 之間的正電壓之間（圖 25c） 。從3v到 5v 流經(jīng)一個 50w的電阻的電流，會比流經(jīng)同一個電阻,但是從 3v 流到地線的電流小得多。這樣不會給信號帶來任何問題，因?yàn)?DC 的參考電壓是 AC 地線。但是，找到一個可以飛快從 sinking 電流切換到 sourcing電流， 切換速度快得可以來得及回應(yīng)傳輸 （respond to the transitions）的終端電壓源，是很困難的。