特別白皮書(shū) – WP392：賽靈思靈活混合信號(hào)解決方案
　　http://www.xilinx.com/cn/support/documentation/white_papers/wp392_Agile_Mixed_Signal.pdf
　　
　　業(yè)界領(lǐng)先的 28nm 7 系列高級(jí) FPGA 已經(jīng)通過(guò)前幾代 FPGA 系列產(chǎn)品極大擴(kuò)展了集成模擬子系統(tǒng)的功能。賽靈思 7 系列中的模擬子系統(tǒng)稱(chēng)為 XADC，其包含兩個(gè)獨(dú)立的 1 MSPS、12 位模數(shù)轉(zhuǎn)換器 (ADC) 以及一個(gè) 17 通道模擬多路復(fù)用器前端。通過(guò)把 XADC 與 FPGA 邏輯緊密集成在一起，賽靈思推出了業(yè)界最靈活的模擬子系統(tǒng)。這種模擬與可編程邏輯的創(chuàng)新組合被稱(chēng)為靈活混合信號(hào)。
　　
　　XADC 與可編程邏輯的搭配使系統(tǒng)設(shè)計(jì)人員能夠從其產(chǎn)品中輕松省去眾多混合信號(hào)器件，其中包括電源監(jiān)控與管理等輔助模擬功能；監(jiān)控器、電壓監(jiān)控器與定序器；熱管理；系統(tǒng)監(jiān)測(cè)與控制；單通道與多通道 ADC；以及接觸式傳感器?？娠@著節(jié)省成本、板級(jí)空間與 I/O 引腳 – 尤其是那些存在面積與成本約束的設(shè)計(jì)或者大批量交付的設(shè)計(jì)，效果更加明顯。集成解決方案的其它優(yōu)勢(shì)包括降低失效率 (FIT)，簡(jiǎn)化存貨管理以及消除成熟混合信號(hào)器件的潛在使用壽命終結(jié)問(wèn)題。
　　
　　由 Anthony Collins 與 Robert Bielby 編寫(xiě)的這本白皮書(shū)介紹了利用 Artix™-7、Kintex™-7 與 Virtex®-7 FPGA 以及 Zynq™- 7000 可擴(kuò)展處理平臺(tái) (EPP) 實(shí)現(xiàn)的 XADC 與靈活混合信號(hào)解決方案的優(yōu)勢(shì)與特性。
　　
　　XAPP875：用于高速串行 I/O 的動(dòng)態(tài)可編程 DRU
　　http://www.xilinx.com/cn/support/documentation/application_notes/xapp875.pdf
　　
　　當(dāng)今的多業(yè)務(wù)光網(wǎng)絡(luò)要求收發(fā)器必須能夠適應(yīng)廣泛的輸入數(shù)據(jù)速率。高速串行 I/O 具有內(nèi)在的數(shù)據(jù)速率處理下限，可以防止輕易連接到低速客戶信號(hào)。Paolo Novellini 與 Giovanni Guasti 在本應(yīng)用指南中介紹的非整數(shù)數(shù)據(jù)恢復(fù)單元 (NI-DRU) 由查找表 (LUT) 和觸發(fā)器組成，特別適用于 Virtex-5 LXT、SXT、TXT 與 FXT 平臺(tái)中的 RocketIO™ GTP 與 GTX 收發(fā)器。NI-DRU 可以讓數(shù)據(jù)速率下限降低到 0 Mbps，同時(shí)把上限提高到 1250 Mbps，從而使嵌入式高速收發(fā)器成為真正多速率串行接口的理想解決方案。
　　
　　NI-DRU 的操作設(shè)置（數(shù)據(jù)速率、抖動(dòng)帶寬、輸入 ppm 范圍和抖動(dòng)峰值）可以動(dòng)態(tài)編程，從而無(wú)需進(jìn)行比特流重新加載或局部重新配置?；谕酵獠繀⒖紩r(shí)鐘運(yùn)行時(shí)，NI-DRU 支持小數(shù)過(guò)采樣率。因此只需要一個(gè) BUFG，并且與所設(shè)置的通道數(shù)量無(wú)關(guān)，即使所有通道都采用不同數(shù)據(jù)速率也無(wú)妨。
　　
　　鑒于參考時(shí)鐘與輸入數(shù)據(jù)速率之間缺乏關(guān)聯(lián)，因此兩個(gè)可選桶式移位器能夠簡(jiǎn)化 NI-DRU 與外部 FIFO 或任何所需解碼器之間的連接。第一個(gè)桶式移位器具有 10 位輸出，其可以輕松連接到 8b10b 或 4b5b 解碼器（均不包含在隨附的參考設(shè)計(jì)內(nèi)）。第二個(gè)桶式移位器具有 16 位輸出，特別適用于 8 位協(xié)議，如：Sonet/SDH。用戶還可以設(shè)計(jì)其它桶式移位器。
　　
　　XAPP459：把大擺幅單端信號(hào)連接到 SPARTAN-3 系列的用戶 I/O 引腳時(shí)消除 I/O 耦合效應(yīng)
　　http://www.xilinx.com/cn/support/documentation/application_notes/xapp459.pdf
　　
　　由 Spartan-3、Spartan-3E 與 Spartan-3A 延伸器件組成的 Spartan®-3 系列支持異常強(qiáng)大、靈活的 I/O 功能集，因此它們能夠輕松滿足大多數(shù)應(yīng)用的信號(hào)需求。您可以對(duì)這些系列的 I/O 引腳進(jìn)行編程，以適應(yīng)眾多不同的單端信號(hào)標(biāo)準(zhǔn)。
　　
　　標(biāo)準(zhǔn)單端信號(hào)電壓電平支持 1.2V、1.5V、1.8V、2.5V 與 3.3V。但是在許多應(yīng)用中，接收信號(hào)的電壓擺幅會(huì)超出用戶 I/O 引腳的通常容許范圍。最常見(jiàn)的情況是在使用標(biāo)準(zhǔn)單端信號(hào)電平的用戶 I/O 引腳上接收 5V 信號(hào)。這種大擺幅信號(hào)的接收可能是出于設(shè)計(jì)要求，也可能是由于用戶 I/O 受到嚴(yán)重正/負(fù)過(guò)沖的影響無(wú)意間造成的，無(wú)論用戶 I/O 引腳編程“方向”如何，這種情況都有可能發(fā)生。
　　
　　Eric Crabill 編寫(xiě)的這份應(yīng)用指南介紹了如何設(shè)計(jì)接收大擺幅信號(hào)。在一種解決方案中（以及存在嚴(yán)重正/負(fù)過(guò)沖的一般情況下），差分引腳對(duì)中的用戶 I/O 之間有可能出現(xiàn)寄生漏電流，即使是按照單端 I/O 標(biāo)準(zhǔn)進(jìn)行配置的用戶 I/O 引腳也不例外。本應(yīng)用指南介紹了在建議工況范圍之外出現(xiàn)的寄生漏電流行為。
　　
　　XAPP486：速度高達(dá) 666 MBPS 時(shí) SPARTAN-3E/3A FPGA 中的 7:1 串行化
　　http://www.xilinx.com/cn/support/documentation/application_notes/xapp486.pdf
　　
　　Spartan-3E 與 Spartan-3A 延伸系列器件用于眾多在速度高達(dá) 666 Mbps 時(shí)需要 7:1 串行化的應(yīng)用中。本應(yīng)用指南主要介紹在需要 4 位或 5 位傳輸數(shù)據(jù)總線位寬、操作速度高達(dá)每線 666 Mbps、轉(zhuǎn)發(fā)時(shí)鐘為比特率的七分之一的應(yīng)用中使用的 Spartan-3E/3A 器件。此類(lèi)接口通常用于平板顯示器和汽車(chē)應(yīng)用。（相關(guān)接收器設(shè)計(jì)的介紹敬請(qǐng)參閱 XAPP485，“速度高達(dá) 666 Mbps 時(shí) Spartan-3E/3A FPGA中的 1:7 解串行化”，網(wǎng)址：http://www.xilinx.com/cn/support/documentation/application_ notes/xapp485.pdf。）
　　
　　這些設(shè)計(jì)適用于 Spartan-3E/3A FPGA，但不適用于最初的 Spartan-3 器件。有關(guān)此應(yīng)用指南的設(shè)計(jì)文件主要針對(duì) Spartan-3E 系列，不過(guò) Spartan-3A 延伸系列也支持相同的設(shè)計(jì)方法。
　　
　　提供兩個(gè)版本的串行器設(shè)計(jì)。在 Logic 版中，速度較低的系統(tǒng)時(shí)鐘與速度較高的發(fā)射器時(shí)鐘進(jìn)行相位校準(zhǔn)。而 FIFO 版，就其本身而言，則采用基于 block RAM 的 FIFO 存儲(chǔ)器來(lái)確保兩個(gè)時(shí)鐘之間無(wú)任何相位關(guān)系要求。兩個(gè)版本都采用是系統(tǒng)時(shí)鐘 3.5 倍的發(fā)射時(shí)鐘，同時(shí)采用雙數(shù)據(jù)速率 (DDR) 技術(shù)使串行化系數(shù)達(dá)到 7。這樣做的目的是讓內(nèi)部邏輯保持合理速度，并確保時(shí)鐘生成不超出 Spartan-3E FPGA 數(shù)字頻率合成器 (DFS) 模塊的范圍。
　　
　　Spartan-3E FPGA 的最高數(shù)據(jù)速率在 -4 速度等級(jí)時(shí)為 622 Mbps，而在 -5 速度等級(jí)時(shí)則達(dá)到 666 Mbps。Spartan-3A FPGA 的最高數(shù)據(jù)速率在 -4 速度等級(jí)時(shí)為 640 Mbps，而在 -5 速度等級(jí)時(shí)則達(dá)到 700 Mbps。
　　
　　兩種器件的限制是 Stepping 1 硅片中 DFS 塊的最高速度。
　　　　
　　XAPP1026（針對(duì) AXI4 的更新）：輕量級(jí) IP (LWIP) 應(yīng)用實(shí)例
　　http://www.xilinx.com/cn/support/documentation/application_notes/xapp1026.pdf
　　
　　本應(yīng)用指南講解如何使用輕量級(jí) IP (lwIP) 這種針對(duì)嵌入式系統(tǒng)的開(kāi)源 TCP/IP 網(wǎng)絡(luò)協(xié)議棧來(lái)開(kāi)發(fā)基于賽靈思 FPGA 的應(yīng)用。賽靈思軟件開(kāi)發(fā)套件 (SDK) 提供的 lwIP 軟件經(jīng)過(guò)定制化處理，可在包含 PowerPC® 或 MicroBlaze™ 處理器的賽靈思嵌入式系統(tǒng)中運(yùn)行。
　　
　　僅以 MicroBlaze 為例，本文作者 Stephen MacMahon、Nan Zang 與 Anirudha Sarangi 介紹如何利用 lwIP 庫(kù)來(lái)增加嵌入式系統(tǒng)的網(wǎng)絡(luò)功能。他們特別介紹了四種應(yīng)用的開(kāi)發(fā)步驟，即：響應(yīng)服務(wù)器、Web 服務(wù)器、TFTP 服務(wù)器和收發(fā)吞吐量測(cè)試。作者針對(duì) AXI4 接口更新了本應(yīng)用指南。文件包含了針對(duì)賽靈思 ML605、SP605 和 SP601 FPGA 入門(mén)套件板的 PLB 與 AXI4 參考系統(tǒng)。