目前隨著使用大規(guī)模集成電路的產品不斷出現(xiàn),相應的PCB的安裝和測試工作已越來越困難。雖然印制電路板的測試仍然使用在線測試技術這一傳統(tǒng)方法,但是這種方法由于芯片的小型化及封裝而變得問題越來越多。現(xiàn)在一種新的測試技術——邊界掃描測試技術已逐步得到發(fā)展,大多數(shù)的ASIC電路和許多中等規(guī)模的設備已開始利用邊界掃描測試技術進行設計。BST技術是按照IEEE1149.1標準,提供了一套完整的測試方案。在實際的測試中,它不需要借助于復雜和昂貴的測試設備,并且提供一種獨立于電路板技術的測試方法。采用邊界掃描測試技術進行集成電路設計和印制電路板設計,其最大的優(yōu)點是測試過程簡單,顯著地減少了生產、實驗、使用和維修過程中的測試診斷時間,從而極大地降低了成本。1 BST的基本組成BST電路按照IEEE1149.1標準構成,其中含有測試存取通道TAP及控制器、指令寄存器IR和測試數(shù)據寄存器組TDR。測試存取通道TAP是一個5芯引腳(其中l(wèi)芯為復位端)的連接器。TAP控制器是一個16狀態(tài)的狀態(tài)機,可產生時鐘信號和各種控制信號(即產生測試、移位、捕獲和更新等信號),從而使指令或測試數(shù)據移入相應的寄存器,并控制邊界掃描測試的各種工作狀態(tài)。

1.1測試時鐘輸入端TCK

TCK信號允許集成電路IC的邊界掃描部分與系統(tǒng)內的時鐘同步并獨立工作。

1.2測試方式選擇輸入端TMS

測試方式選擇TMS引腳為控制信號,其決定TAP控制器的工作狀態(tài)。TMS須在TCK的上升沿之前建立。

1.3測試數(shù)據輸入端TDI

在測試時鐘脈沖TCK的上升沿,通過TDI串入的數(shù)據移入指令寄存器或測試數(shù)據寄存器,TAP控制器決定移入的數(shù)據是指令或測試數(shù)據。

1.4測試數(shù)據輸出端TDO

在測試時鐘脈沖TCK的下降沿,通過TDO從指令寄存器或測試數(shù)據寄存器串出數(shù)據,TAP控制器決定串出的數(shù)據是指令或測試數(shù)據。

2 PCB的測試系統(tǒng)

2.1 測試系統(tǒng)結構

其硬件包含通用的PC機、BST測試儀和串行BST信號電纜(含有4路信號的總線,其圖中數(shù)字含義如下:1為TDI、2為TCK、3為TMS、4為TDO)。測試儀通過標準并口與PC機連接,通過串行信號電纜與PCB上的測試存取口TAP相連。

假設印制電路板上有A、B、C三個模塊,模塊可以是由單個芯片或多個芯片構成的。它們是按IEEE1149.1標準設計的,即在芯片的I/O管腳處增加BS寄存器(模塊中虛線經過的位置)，可進行邊界掃描測試。若所設計的數(shù)字系統(tǒng)或設備有多塊PCB，可通過串行信號電纜與PCB相連。使用者可以通過編程來靈活選擇需測試的芯片、模塊或整個PCB。

2.2 測試系統(tǒng)原理

測試者可根據PCB的網表和器件模型，利用PC機軟件編程自動生成檢測電路故障的測試圖形。PC機應有兩個至少32位I/O管腳的插板，這樣可形成32位讀/寫管腳，方便讀和寫操作。

測試軟件應包括預處理器和執(zhí)行單元。其中預處理器讀出測試圖形并獲取這些圖形可能的關系,得到的結果是一組文件,包括存儲和控制信息。執(zhí)行單元裝入上述文件,然后執(zhí)行測試。過程為先讀存儲信息,把數(shù)據置于輸入端口,從適當?shù)妮敵龆丝谧x取數(shù)據,并同預期的結果進行比較。若發(fā)現(xiàn)故障,將產生一個故障報告,并標明故障的位置,最后加入診斷程序,給出故障的具體位置。

2.3測試內容

·測試PCB的I/O管腳的連線。因為PCB的I/O管腳為測試儀提供了唯一的存取通道;

·測試PCB上IC芯片的完整性,在芯片的裝配過程中,IC芯片或許己損壞?？刹捎脙冉ㄗ詼y試和內部測試,以驗證芯片的好壞;

·測試PCB上IC芯片互連的開路與短路故障,可采用外部測試加以驗證:

·測試PCB上總線的完整性,通過其測試可檢測與總線相連的IC芯片I/O管腳是否存在開路故障。

隨著BST技術的不斷發(fā)展,PCB測試將逐步完善。由于可編程集成電路的大量使用,PCB測試的靈活性和適用性將會提高,而相應的測試系統(tǒng)的成本將會減少。設計者可以在PCB上全部采用可編程邏輯的集成電路,只要通過軟件編程即可修改芯片邏輯,從而做成通用的印制電路板,使PCB電路板可以完成不同的功能。這樣邊界掃描測試技術將使得PCB測試更加方便快捷,極大地降低測試成本。

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