1 引 言

數(shù)字信號處理DSP芯片是一種能夠實時快速地實現(xiàn)各種數(shù)字信號處理算法控制的微處理器，已經(jīng)在通信與信息系統(tǒng)、信號與處理、自動控制、雷達、航空航天、醫(yī)療等許多領域得到了廣泛的應用。

目前生產(chǎn)DSF 芯片的廠家主要有TI公司、AD公司、Motorola公司等。其中TI公司推出的 TMS320C2xx系列是繼TMS320C2x和TMA320C5x之后的一種低價格、高性能16位定點運算DSP。TMS320F206(以下簡稱F206)是2xx系列的代表之一，性價比高，應用廣泛，目前已成為高檔單片機的理想替代。F206的性能特點如下：

(1)指令周期可達25 ns；

(2)可尋址64 kB程序空間、64 kB數(shù)據(jù)空間、64 kB I/O空間以及32 kB全局存儲空間；

(3)片內(nèi)集成有32 kB FLASH存儲器；

(4)32位算術邏輯單元、32位累加器、16位并行乘法器；

(5)豐富的片內(nèi)外設，可編程等待狀態(tài)發(fā)生器、鎖相環(huán)、同步串行口、異步串行口等；

(6)與IEEE標準1149．1兼容的JTAG串行邏輯掃描電路。

DSP芯片外圍電路設計是用好DSP芯片最關鍵的第一步。本文以TMS320F206為例介紹DSP芯片前向通道、后向通道接口電路，外存存儲器擴展等最為典型的設計思路及方法。

2 F206前向通道接口

AD7677芯片是AD公司新推出的具有1 MSPS(Mega Sample Per Second)16位模數(shù)轉換芯片。該芯片采用開關電容式逐次比較結構，其內(nèi)部自帶采樣保持器(SHA)、時鐘源、+2．5 V參考電壓、誤差修正電路、差分輸人以及并行/串行輸出接口。采用單+5 V電源供電，正常工作情況下的功耗為115 mW；關閉模式下的功耗僅為7μW。具有高達94 dB的優(yōu)越的動態(tài)范圍，積分非線性(INI)最大為±O．5 LSB，無漏碼差分非線性(DNL)最大為16位。并具有3種可選工作模式：Warp/Normal/Impulse。

ADC采樣的精度取決于參考電壓、布線以及正確的時序。對于其中的布線主要是指電源和地、參考電壓的抗干擾性能。電源和地的干擾是造成系統(tǒng)誤差的最主要原因。

對于許多高性能數(shù)據(jù)采集應用，為了解決ADC與放大器之間的匹配問題，AD7677 還可與AD公司的AD8021運算放大器配對使用。AD8021是為了解決增益和帶寬性能之間的匹配問題的一種定制補償放大器。

DSP芯片（TMS320F206）工作于20MHz時鐘周期。ADC工作于Warp模式，其采樣速度達到1MSPS，每兩次轉換時間間隔不超過1ms ，否則會導致前一轉換結果的覆蓋丟失。

正常工作狀態(tài)下，當DSP的地址判斷位A0為高，且I/O口空間選擇信號IS以及讀選擇信號RD同時為低時，A/D的片選信號CS及讀請求信號RD同時為低。即表示A/D被選中且準備數(shù)據(jù)轉換。由DSP的I/O口觸發(fā)A/D轉換開始信號CNVST(t1)，A/D的引腳BUSY保持高(t2)，即開始數(shù)據(jù)的轉換。其工作時序如圖2所示。

3 F206后向通道接口

單集成芯片AD669是16位高分辨率，40 ns高速轉換的數(shù)模轉換器。

AD669數(shù)據(jù)鎖存采用分段譯碼結構(Segmented Decoded Architecture)，可減少與數(shù)碼相關的毛刺，同時采用雙緩存鎖存結構，避免了虛假模擬信號的產(chǎn)生。AD669內(nèi)部集成隱埋式齊納基準，10．000 V基準最大誤差為±0．2％。另外AD669具有管腳可定義單極(0～10 V)雙極性(一10～+l0 V)輸出，并可實現(xiàn)增益及零偏調節(jié)。

DSP芯片(TMS320F206)工作于20 MHz時鐘周期，外掛JTAG仿真口，便于實時燒寫、調試程序。DAC工作于邊沿觸發(fā)模式，即LDAC與CS連接在一起，而L1直接接地，兩級鎖存鏈接成主從結構。

TMS320F206與AD669接口電路框圖如圖3所示。

正常工作狀態(tài)下，當DSP的I/O口空間選擇信號IS以及寫選擇信號WE其中一個由低變高時，則會使D/A的LDAC-CS產(chǎn)生上升沿(tLOWtHIGH)，開始同時更新兩級鎖存中的數(shù)據(jù)。其工作時序如圖4所示。
4 F206外部數(shù)據(jù)存儲器擴展

DSP芯片通常需要通過外部存儲器來擴展數(shù)據(jù)存儲空間。F206內(nèi)部集成64 kB數(shù)據(jù)存儲空間，外部數(shù)據(jù)存儲器可以擴展至32 kB空間。為了使存儲接口速度快，選用ISSI公司的高速存儲器IS61C3216，該數(shù)據(jù)存儲器為32 k×16 b的CMOS靜態(tài)RAM，其讀寫訪問時間僅為10 ns。

F206芯片的總線請求信號BR以及全局存儲器分配寄存器GREG可以把數(shù)據(jù)存儲器擴展至32 kB空間。用兩塊IS61C3216，一組作為局部數(shù)據(jù)存儲器，一組作為全局數(shù)據(jù)存儲器，地址共用8000h～FFFFh。其擴展電路框圖如圖5所示。
當GREG=xx00h時，8000h～FFFFh地址區(qū)域被配置為局部數(shù)據(jù)存儲器，此時，BR=1，RAM2禁止訪問，RAM1兩個使能信號打開，選中RAM1；當GREG=xx80h時，8000h～FFFFh被配置為全局數(shù)據(jù)存儲器，此時，BR=0，RAMl被禁止局部數(shù)據(jù)存儲器將不能訪問。

通過外部存儲器擴展，F(xiàn)206具有64kB的局部數(shù)據(jù)存儲器空間，用來存放指令使用的數(shù)據(jù)；32 kB的全局數(shù)據(jù)存儲器空間，用來存放與其他處理器共用的數(shù)據(jù)。

5 結 語

本文以TMS320F206為例詳細闡述了DSP芯片前向通道、后向通道接口電路的設計思路及方法。在系統(tǒng)資源受到限制或設計需要的情況下，可以將A/D和D/A同時配置在DSP的擴展總線上。此時，最重要的是綜合考慮A/D和D/A與DSP收發(fā)數(shù)據(jù)時序的匹配。本文設計方案，以電路板的方式已運用于廠家的產(chǎn)品中，對機載雷達的大規(guī)模、復雜性信號處理發(fā)揮了一定的作用。

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