摘 要： 設計了一種可實現(xiàn)4路視頻信號縮放和幀率轉換的電路架構。視頻信號依次經過縮小模塊、幀率轉換模塊以及放大模塊，有效地減少了幀率轉換對存儲器帶寬的需求。幀率變換模塊采用輸入和輸出自適應調整的算法，同時在縮小模塊采用加權均值算法，而放大模塊則采用四點雙三次插值算法。在滿足視頻放大質量要求的基礎上，避免了采用過于復雜算法而消耗過多的FPGA資源，有效地解決了視頻放大算法實現(xiàn)視頻縮小時原始圖像信息量丟失導致圖像失真的問題。
關鍵詞： FPGA；加權平均插值；雙三次插值；幀率轉換；DDR2

數(shù)字視頻縮小和放大（簡稱縮放）是視頻處理的一個重要分支，是基于對數(shù)字視頻每幀圖像的處理來實現(xiàn)的。常見的縮放算法有最近鄰域法、雙線性插值法、拋物線插值法、雙三次插值法和牛頓插值法等基于多項式的插值算法[1]，較容易在FPGA硬件上實現(xiàn)；也有B樣條插值法、基于小波插值和有理插值等比較復雜的算法，難以在FPGA上實現(xiàn)。
近年來隨著液晶平板顯示器件的廣泛應用，對于定標器的研究越來越多且研究成果也很豐富。但定標器的縮放比例有限，一般在0.5~4之間，在這個范圍內采用2階或3階多點插值算法，圖像的邊緣和細節(jié)可以較好保存。但是采用定點插值法，當文字縮小比例較大時，會丟失較多的細節(jié)，出現(xiàn)字體筆畫斷裂或者鋸齒現(xiàn)象。而采用低階算法(例如多點均值插值)，參與運算的點較多，可以有效提高文字的顯示質量。
1 系統(tǒng)架構
系統(tǒng)架構如圖1所示，先對輸入視頻的分辨率進行檢測，將檢測值送至MCU，MCU用其確定縮放步長；然后對視頻進行縮小操作。如果要對信號進行放大，則繞過該模式；接著將視頻數(shù)據送至IFIFO緩存，由仲裁器和DDR2控制器實現(xiàn)4個通道數(shù)據的幀率變換后，視頻數(shù)據送至OFIFO模塊；接