摘 要： 介紹了一種寬帶線性調(diào)頻(LFM)雷達(dá)信號產(chǎn)生的方法與實(shí)現(xiàn)，結(jié)合直接數(shù)字合成（DDS）+鎖相環(huán)（PLL）的方式，采用DDS芯片AD9852和集成鎖相芯片ADF4360-7完成了設(shè)計所需求的寬帶線性調(diào)頻信號。詳細(xì)說明了該方案設(shè)計的構(gòu)架、各單元電路的設(shè)計與實(shí)現(xiàn)以及各芯片參數(shù)的設(shè)定情況。實(shí)測結(jié)果表明，該頻率合成器輸出功率>-4 dBm, 環(huán)路鎖定時間為 14 μs，輸出信號相位噪聲優(yōu)于-90 dBc/Hz@1 kHz，輸出信號達(dá)到了所需指標(biāo)要求。
關(guān)鍵詞： DDS；PLL；線性掃頻；FPGA

雷達(dá)技術(shù)的迅速發(fā)展，促使雷達(dá)性能不斷提高，雷達(dá)信號已由傳統(tǒng)的模擬技術(shù)向數(shù)字技術(shù)方向發(fā)展。傳統(tǒng)的雷達(dá)信號只有連續(xù)波和矩形包絡(luò)射頻脈沖兩種形式。技術(shù)雖然成熟，但采用此信號的雷達(dá)，目標(biāo)參數(shù)的測量能力和精度均受到限制,遠(yuǎn)不能適應(yīng)現(xiàn)代雷達(dá)發(fā)展的要求[1]。頻率合成技術(shù)是現(xiàn)代電子系統(tǒng)的重要組成部分，是決定電子系統(tǒng)性能的關(guān)鍵。隨著雷達(dá)、電子對抗、衛(wèi)星通信、航空航天等技術(shù)的發(fā)展，各種系統(tǒng)對頻率合成器的頻譜純度、頻率穩(wěn)定度、頻率分辨率和工作帶寬等指標(biāo)也提出了越來越高的要求。低相位噪聲、高純頻譜、高速捷變和高輸出頻段的頻率合成器已成為頻率合成發(fā)展的主要趨勢，傳統(tǒng)的單一合成方式很難兼顧上述各項性能指標(biāo),達(dá)到現(xiàn)代通信系統(tǒng)對頻率合成器的要求[2]?；谶@一點(diǎn)，本文采用DDS+PLL相結(jié)合的方式，通過外部FPGA的控制，產(chǎn)生高頻率、高分辨率、變頻時間短的信號。
1 方案設(shè)計
為了產(chǎn)生頻帶寬、工作頻率高、頻率變換時間短的寬帶雷達(dá)信號，本文采用DDS+PLL的混合方式。DDS產(chǎn)生輸出小步進(jìn)信號作為鎖相環(huán)的參考頻率源，由 PLL將產(chǎn)生的頻率倍頻到所需要的頻率范圍。頻率合成器的輸出頻率的具體公式如下：

設(shè)計采用DDS激勵PLL的方案實(shí)現(xiàn)。外部通過FPGA對DDS實(shí)現(xiàn)控制，使得DDS完成頻率為10 MHz～11 MHz、步進(jìn)為10 kHz的信號，通過PLL的倍頻合成，信號達(dá)到850 MHz~935 MHz的輸出范圍。
2 單元電路的設(shè)計與仿真
2.1 基本方案設(shè)計
本方案要求輸出850 MHz～950 MHz的掃頻信號，相位噪聲優(yōu)于-90 dBc/Hz@1 kHz，雜散抑制大于-50 dBc，輸出功率＞-5 dBm，頻率步進(jìn)850 kHz，環(huán)路鎖定時間小于30 μs。信號采用DDS激勵PLL的模式輸出，DDS部分選用AD公司的直接數(shù)字合成AD9852芯片，鎖相環(huán)采用ADF4360-7芯片進(jìn)行設(shè)計。從AD9852芯片資料上可知，DDS輸出頻率為10 MHz，參考頻率為100 MHz時，相位噪聲約為-140 dBc/Hz@1 kHz[4]。因為鎖相環(huán)的鑒相頻率由DDS提供，而DDS輸出頻率需要參考鑒相器分頻比的數(shù)值，所以從相位噪聲的角度考慮，本文選擇DDS輸出頻率參照芯片資料的參考值為10 MHz～11 MHz。由于本設(shè)計所要求的頻率不高，所以鎖相環(huán)選用集成VCO的ADF4360-7芯片。該芯片輸出頻率可由外部電感的設(shè)置進(jìn)行改變，頻率的輸出范圍為350 MHz～1 800 MHz，內(nèi)部集成的二分頻器可對輸出頻率二分頻，即輸出范圍可在175 MHz～900 MHz間調(diào)整[4]，滿足本設(shè)計輸出要求。整個系統(tǒng)的原理結(jié)構(gòu)如圖1所示。

為了使鎖相環(huán)路盡快進(jìn)入鎖定狀態(tài)，縮短頻率合成