摘 要： 提出了一種應(yīng)用于開(kāi)關(guān)電容流水線(xiàn)模數(shù)轉(zhuǎn)換器的CMOS預(yù)放大鎖存比較器。比較器采用了交叉耦合負(fù)載、PMOS/NMOS比例優(yōu)化和電容中和技術(shù)。該結(jié)構(gòu)大幅提高了比較器的速度并有效抑制了回饋噪聲，減小了失調(diào)電壓，可以作為Flash ADC應(yīng)用于高精度開(kāi)關(guān)電容流水線(xiàn)ADC。
關(guān)鍵詞： 預(yù)放大鎖存比較器；開(kāi)關(guān)電容流水線(xiàn)ADC

流水線(xiàn)型A/D轉(zhuǎn)換器因其在功耗、精度上的優(yōu)勢(shì)而廣泛應(yīng)用于視頻處理、數(shù)字通信、數(shù)據(jù)采集、超聲和醫(yī)學(xué)成像等應(yīng)用領(lǐng)域。比較器作為A/D轉(zhuǎn)換器中的關(guān)鍵模塊，已經(jīng)成為決定A/D轉(zhuǎn)換器各項(xiàng)關(guān)鍵指標(biāo)的重要因素之一。預(yù)放大鎖存比較器因?yàn)槠渚?、速度上的折中，以及較低的失調(diào)電壓與回饋噪聲，成為高精度子ADC中必不可少的一部分。
目前多數(shù)40 MHz～50 MHz CMOS預(yù)放大鎖存比較器都是采用0.18 μm或0.35 μm的工藝進(jìn)行設(shè)計(jì)。采用0.18 μm工藝設(shè)計(jì)的預(yù)放大鎖存比較器，其時(shí)延比較短，輸入失調(diào)電壓約在10 mV～30 mV之間，靈敏度在0.2 mV～0.3 mV，分辨率為6 bit～8 bit[1]。采用0.35 μm/3.3 V或2.5 V硅CMOS工藝設(shè)計(jì)的比較器，時(shí)延一般在230 ps～390 ps之間，失調(diào)電壓6.8 mV，回饋噪聲的毛刺峰值為6.35 mV[2-3]。為了平衡這些參數(shù)值之間的優(yōu)劣，許多研究在預(yù)放大器輸入、增益和輸出等電路結(jié)構(gòu)以及回饋噪聲的隔離上進(jìn)行了設(shè)計(jì)[2]。如采用交叉耦合負(fù)載、多級(jí)預(yù)放大的方式來(lái)提升預(yù)放大器的增益[3]，則可減少失調(diào)，從而獲得較好的精度。應(yīng)用電容中和、電路隔離等方式來(lái)降低回饋噪聲[3]。本文對(duì)所設(shè)計(jì)的預(yù)放大鎖存比較器延遲時(shí)間進(jìn)行了詳細(xì)的理論建模和分析，在此基礎(chǔ)上著重對(duì)鎖存器的延遲時(shí)間、失調(diào)電壓和回饋噪聲進(jìn)行了優(yōu)化設(shè)計(jì)。
1 電路時(shí)序及原理
根據(jù)所應(yīng)用的流水線(xiàn)工作原理可知，奇數(shù)級(jí)中的比較器必須在偶數(shù)級(jí)進(jìn)入保持階段前輸出比較結(jié)果，以便控制偶數(shù)級(jí)產(chǎn)生保持所需要的電壓余量，整個(gè)電路在兩相不交疊時(shí)鐘控制下工作。本文設(shè)計(jì)的流水線(xiàn)采樣頻率為50 MHz，時(shí)鐘周期為20 ns，其中φ1、φ2為開(kāi)關(guān)電容電路的非交疊時(shí)鐘，為了減少電荷注入效應(yīng)(饋通效應(yīng))，同時(shí)需要φ1a、φ2a作為提前關(guān)斷時(shí)鐘。當(dāng)φ1為高電平時(shí)，偶數(shù)級(jí)MDAC進(jìn)入保持階段，因此比較器必須在φ2a下降沿與φ1上升沿的時(shí)間內(nèi)完成比較并輸出比較結(jié)果。本文中的非重疊時(shí)鐘，其中φ1、φ2的非重疊時(shí)間及φ2a的下降沿提前時(shí)間均為0.3 ns，故比較器最大延遲時(shí)間為0.6 ns。
圖1為所設(shè)計(jì)預(yù)放大鎖存比較器的開(kāi)關(guān)電容輸入電路，當(dāng)φ1為高電平時(shí)，開(kāi)關(guān)管S2、S3導(dǎo)通，固定判決電平Vrefp、Vrefn輸入開(kāi)關(guān)電容電路，進(jìn)行電荷存儲(chǔ)，其中Vcm為共模電平。當(dāng)φ2為高電平時(shí)，開(kāi)關(guān)管S1、S4導(dǎo)通，Vinp、Vinn輸入開(kāi)關(guān)電容電路，產(chǎn)生預(yù)放大鎖存比較器所需差值輸入電壓。根據(jù)電荷守恒定律可得，預(yù)放大鎖存比較器的輸入電壓為：

3 仿真結(jié)果及分析

本文采用TSMC 0.35 μm/3.3 V工藝設(shè)計(jì)了預(yù)放大鎖存比較器核心電路。在Cadence環(huán)境下采用spectre對(duì)其進(jìn)行仿真，時(shí)鐘頻率為50 MHz，電源電壓為3.3 V，共模電壓為1.65 Ｖ。
圖5(a)、(b)是M12～M15兩個(gè)交叉耦合反相器PMOS、NMOS管寬度比值k不同時(shí)，預(yù)放大器鎖存比較器鎖存延遲時(shí)間仿真結(jié)果。其中，Vo1為點(diǎn)線(xiàn)，Vo2為虛線(xiàn)，φ2a為實(shí)線(xiàn)。從圖中可以看出，當(dāng)k=1時(shí)，鎖存器的延遲時(shí)間tp=370.4 ps；當(dāng)k=3時(shí)，鎖存器的延遲時(shí)間tp=452.8 ps，二者相比，前者明顯減小了18%左右。最終整體仿真結(jié)果表明比較器的總延遲時(shí)間約為388tp ps。