非同于MCU的獨(dú)立按鍵消抖動(dòng)
簡(jiǎn)單的說(shuō)，進(jìn)入了電子，不管是學(xué)純模擬，還是學(xué)單片機(jī)，DSP、ARM等處理器，或者是我們的FPGA，一般沒(méi)有不用到按鍵的地方。按鍵：人機(jī)交互控制，主要用于對(duì)系統(tǒng)的控制，信號(hào)的釋放等。因此在這里，F(xiàn)PGA上應(yīng)用的按鍵消抖動(dòng)，也不得不講！
一、為什么要消抖動(dòng)
如上圖所示，在按鍵被按下的短暫一瞬間，由于硬件上的抖動(dòng)，往往會(huì)產(chǎn)生幾毫秒的抖動(dòng)，在這時(shí)候若采集信號(hào)，勢(shì)必導(dǎo)致誤操作，甚至系統(tǒng)崩潰；同樣，在釋放按鍵的那一刻，硬件上會(huì)相應(yīng)的產(chǎn)生抖動(dòng)，會(huì)產(chǎn)生同樣的后果。因此，在模擬或者數(shù)字電路中，我們要避免在最不穩(wěn)定的時(shí)候采集信號(hào)，進(jìn)行操作。
對(duì)此一般產(chǎn)用消抖動(dòng)的原理。一般可分為以下幾種：
（1）延時(shí)
（2）N次低電平計(jì)數(shù)
（3）低通濾波
在數(shù)字電路中，一般產(chǎn)用（1）（2）種方法。后文中將詳細(xì)介紹。
二、各種消抖動(dòng)
1. 模擬電路按鍵消抖動(dòng)
對(duì)于模擬電路中，一般消抖動(dòng)用的是電容消抖動(dòng)或者施密特觸發(fā)等電路，再次不做具體介紹。
2. 單片機(jī)中按鍵消抖動(dòng)
對(duì)于單片機(jī)中的按鍵消抖動(dòng)，本節(jié)Bingo根據(jù)自己當(dāng)年寫過(guò)的單片機(jī)其中的一個(gè)代碼來(lái)講解，代碼如下所示：
unsigned char key_scan(void)
{
if(key == 0) //檢測(cè)到被按下
{
delay(5); //延時(shí)5ms，消抖
if(key != 0)
retrurn 0; //是抖動(dòng)，返回退出
while(!key1); // 確認(rèn)被按下，等下釋放
delay(5); //延時(shí)5ms，消抖
while(!key1); //確認(rèn)被釋放
return 1; //返回按下信號(hào)
}
return 0; //沒(méi)信號(hào)
}
針對(duì)以上代碼，消抖動(dòng)的順序如下所示：
（1）檢測(cè)到信號(hào)
（2）延時(shí)5ms，消抖動(dòng)
（3）繼續(xù)檢測(cè)信號(hào)，確認(rèn)是否被按下
a) 是，則開(kāi)始等待釋放
b) 否，則返回0，退出
（4）延時(shí)5ms，消抖動(dòng)
（5）確認(rèn)，返回按下信號(hào)，退出
當(dāng)然在單片機(jī)中也可以循環(huán)計(jì)數(shù)來(lái)確認(rèn)是否被按下。Bingo認(rèn)為如此，太耗MCU資源，因此再次不做講述。
3. FPGA中的按鍵消抖動(dòng)
對(duì)于FPGA中的消抖動(dòng)，很多教科書(shū)上都沒(méi)有講述。但Bingo覺(jué)得這個(gè)很有必要。對(duì)于信號(hào)穩(wěn)定性以及準(zhǔn)確性分析，按鍵信號(hào)必須有一個(gè)穩(wěn)定的脈沖，不然對(duì)系統(tǒng)穩(wěn)定性有很大的干擾。
此處Bingo用兩種方法對(duì)FPGA中按鍵消抖動(dòng)分析。其中第一種是通過(guò)狀態(tài)機(jī)的使用直接移植以上MCU的代碼，這個(gè)思想在FPGA狀態(tài)機(jī)中很重要。第二種，通過(guò)循環(huán)n次計(jì)數(shù)的方法來(lái)確認(rèn)是否真的被按下，這種方法很實(shí)用在FPGA這種高速并行器件中。
（1）利用狀態(tài)機(jī)移植MCU按鍵消抖動(dòng)
此模塊由Bingo無(wú)數(shù)次修改測(cè)試最后成型的代碼，在功能上可適配n個(gè)按鍵，在思想上利用單片機(jī)采用了單片機(jī)消抖動(dòng)的思想。具體代碼實(shí)現(xiàn)過(guò)程請(qǐng)有需要的自行分析，本模塊移植方便，Verilog代碼如下所示：
/*************************************************
* Module Name : key_scan_jitter.v
* Engineer : Crazy Bingo
* Target Device : EP2C8Q208C8
* Tool versions : Quartus II 11.0
* Create Date : 2011-6-26
* Revision : v1.0
* Description :
**************************************************/
module key_scan_jitter
#(
parameter KEY_WIDTH = 2
)
(
input clk,
input rst_n,
input [KEY_WIDTH-1:0] key_data,
output key_flag,
output reg [KEY_WIDTH-1:0] key_value
);
reg [19:0] cnt; //delay_5ms(249999)
reg [2:0] state;
//-----------------------------------
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
cnt <= 20'd0;
else
begin
cnt <= cnt + 1'b1;
if(cnt == 20'd249999)
cnt <= 20'd0;
end
end
//-----------------------------------
reg key_flag_r;
reg [KEY_WIDTH-1:0] key_data_r;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
key_flag_r <= 1'b0;
key_value <= {KEY_WIDTH{1'b0}};
end
else if(cnt == 20'd249999) //Delay_5ms
begin
case(state)
0:
begin
if(key_data != {KEY_WIDTH{1'b1}})
state <= 1;
else
state <= 0;
end
1:
begin
if(key_data != {KEY_WIDTH{1'b1}})
state <= 2;
else
state <= 0;
end
2:
begin
key_flag_r <= 1'b1;
key_value <= key_data; //lock the key_value
state <= 3;
end
3:
begin
key_flag_r <= 1'b0; //read the key_value
if(key_data == {KEY_WIDTH{1'b1}})
state <= 4;
else
state <= 3;
end
4:
begin
if(key_data == {KEY_WIDTH{1'b1}})
state <= 0;
else
state <= 4;
end
endcase
end
end
//---------------------------------------
//Capture the falling endge of the key_flag
reg key_flag_r0,key_flag_r1;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
key_flag_r0 <= 0;
key_flag_r1 <= 0;
end
else
begin
key_flag_r0 <= key_flag_r;
key_flag_r1 <= key_flag_r0;
end
end
assign key_flag = key_flag_r1 & ~key_flag_r0;
endmodule
信號(hào)線說(shuō)明如下：
clk
系統(tǒng)最高時(shí)鐘
rst_n
系統(tǒng)復(fù)位信號(hào)
Key_data
按鍵信號(hào)（可根據(jù)需要配置為n位）
Key_flag
按鍵確認(rèn)信號(hào)
Key_vaule
按鍵返回值
雷同上述MCU按鍵消抖動(dòng)的狀態(tài)，此模塊可以模擬成一下5個(gè)狀態(tài)，見(jiàn)state machine：
（2）循環(huán)n次計(jì)數(shù)消抖動(dòng)
同樣，此模塊也是Bingo無(wú)數(shù)次修改測(cè)試最后成型的代碼，利用了更少的資源，更適用于并行高速FPGA的性能要求。具體代碼實(shí)現(xiàn)過(guò)程請(qǐng)有需要的自行分析，本模塊通過(guò)相關(guān)時(shí)鐘的適配，n次計(jì)數(shù)來(lái)確認(rèn)按鍵信號(hào)，Verilog代碼如下所示：
/*************************************************
* Module Name : key_scan.v
* Engineer : Crazy Bingo
* Target Device : EP2C8Q208C8
* Tool versions : Quartus II 11.0
* Create Date : 2011-6-25
* Revision : v1.0
* Description :
**************************************************/
module key_scan
#(
parameter KEY_WIDTH = 2
)
(
input clk, //50MHz
input rst_n,
input [KEY_WIDTH-1:0] key_data,
output key_flag,
output reg [KEY_WIDTH-1:0] key_value
);
//---------------------------------
//escape the jitters
reg [19:0] key_cnt; //scan counter
reg [KEY_WIDTH-1:0] key_data_r;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
key_data_r <= {KEY_WIDTH{1'b1}};
key_cnt <= 0;
end
else
begin
key_data_r <= key_data; //lock the key value
if((key_data == key_data_r) && (key_data != {KEY_WIDTH{1'b1}})) //20ms escape jitter
begin
if(key_cnt < 20'hfffff)
key_cnt <= key_cnt + 1'b1;
end
else key_cnt <= 0;
end
end
wire cnt_flag = (key_cnt == 20'hffffe) ? 1'b1 : 1'b0;//!!
//-----------------------------------
//sure the key is pressed
reg key_flag_r;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
key_flag_r <= 0;
key_value <= 0;
end
else if(cnt_flag)
begin
key_flag_r <= 1;
key_value <= key_data; //locked the data
end
else //let go your hand
key_flag_r <= 0; //lock the key_value
end
//---------------------------------------
//Capture the rising endge of the key_flag
reg key_flag_r0,key_flag_r1;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
key_flag_r0 <= 0;
key_flag_r1 <= 0;
end
else
begin
key_flag_r0 <= key_flag_r;
key_flag_r1 <= key_flag_r0;
end
end
assign key_flag = ~key_flag_r1 & key_flag_r0;
endmodule
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