stm32盡管所有的gpio都可以設置為外部中斷的功能，但是不能把所有的gpio同時設置為外部中斷。例如不能把PA0和PB0同時設置為外部中斷，因為PA0和PB0共用一個中斷線，MCU只把最后完成初始化的管腳設置為外部中斷。
如果代碼編寫者明確知道PA0和PB0不會同時觸發(fā)，并且觸發(fā)有相互依賴關系，可以通過分時設置PA0和PB0的外部中斷功能。但是在大多數(shù)情況下，外部中斷的觸發(fā)都是隨機的，那么在設計原理圖的時候就要考慮到這種情況，把用到的外部中斷管腳設置到后綴不同的管腳上，如PA0,PA1,PB3,PC8,....PD12,PF16，在一個工程中最多能使用16個外部中斷，并且每個管腳的后綴不同。
如果設計電路板沒有考慮到這種情況，則需要根據(jù)實際情況把觸發(fā)頻繁的設置為外部中斷，不頻繁的通過檢測管腳電平變化來判斷是否有觸發(fā)。
檢測管腳電平變化的一種方法：
設計一個周期1ms的定時器，在定時器中斷服務函數(shù)中通過判斷管腳電平，來捕獲上升沿和下降沿。
//捕獲下降沿
void timer_isr(void)//定時器1ms的中斷服務子函數(shù)
{
if(READ_PIN)
{
state = waitting_falling_edge；
}
else
{
if(state == waitting_falling_edge)
{
falling_trigger = 1;//捕獲下降沿
state =falling_edge_detected;
}
}
}
//捕獲上升沿
void timer_isr(void)//定時器1ms的中斷服務子函數(shù)
{
if(！READ_PIN)
{
state = waitting_rising_edge；
}
else
{
if(state ==waitting_rising_edge)
{
rising_trigger = 1;//捕獲上升沿
state =rising_edge_detected;
}
}
}
類比FPGA的捕獲上升沿、下降沿代碼（verilog語言）
//捕捉上升沿
module capture_rising(iclock, ireset, isignal, orising);
input iclock;
input ireset;
input isignal;
output orising;
reg isignal_temp0;
reg isignal_temp1;
always @(posedge iclock or negedge ireset)
begin
if(!ireset)
begin
isignal_temp0 <= 1'b0;
isignal_temp1 <= 1'b0;
end
else
begin
isignal_temp0 <= isignal;
isignal_temp1 <= isignal_temp0;
end
end
assign orising = ~isignal_temp1 & isignal_temp0;
endmodule
//捕捉下降沿
module capture_falling(iclock, ireset, isignal, ofalling);
input iclock;
input ireset;
input isignal;
output ofalling;
reg isignal_temp0;
reg isignal_temp1;
always @(posedge iclock or negedge ireset)
begin
if(!ireset)
begin
isignal_temp0 <= 1'b0;
isignal_temp1 <= 1'b0;
end
else
begin
isignal_temp0 <= isignal;
isignal_temp1 <= isignal_temp0;
end
end
assign ofalling = isignal_temp1 & ~isignal_temp0;
endmodule
雖然代碼不同，但是思路是一樣的：寄存上一周期的狀態(tài)，并與當前狀態(tài)相結合進行判斷。
stm32的1ms定時器（即每1ms執(zhí)行一次定時器中斷服務子函數(shù)）相當于fpga的1個時鐘100ns（iclock-10mhz）,檢測速度相差1萬倍。
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