為使用更更高的波特率，則需要更更高的外設(shè)時鐘的頻率。這個時候就需要用到鎖相環(huán)（PLL）了。鎖相環(huán)可以對輸入的時鐘進(jìn)行分頻、升頻后進(jìn)行輸出。MCK可以使用的鎖相環(huán)為PLLA，而PLLA的輸入時鐘為MAINCK。

本節(jié)將配置MCK頻率為120 MHz，UART波特率為115200 Hz。

一、 PLLA的限制

使用PLLA時需要考慮到它的限制，不然配置失敗了也不好找原因。

對輸入輸出時鐘頻率的限制

PLLA的輸入時鐘范圍需在3—32 MHz之間（PLLA對輸入時鐘可以進(jìn)行預(yù)分頻），輸出時鐘需要在80—240 MHz之間。另外，也可以查到，它的最大啟動時間為150 us。

CPU運(yùn)行頻率的限制

由于CPU使用的也為MCK時鐘，所以將MCK切換至PLLA時鐘時，需要考慮到CPU運(yùn)行頻率的限制。重置時，VDDCORE是自調(diào)節(jié)的，所以芯片可以使用最高為120 MHz的頻率。

二、 將MAINCK切換至晶振

由于PLLA的時鐘輸入為MAINCK，所以為減少升頻后頻率的誤差，需要較為精確的輸入時鐘。詳細(xì)的方法已經(jīng)在上一節(jié)介紹。

三、 PLLA的配置

對PLLA的配置均在PMC的PLLA寄存器（CKGR_PLLAR）中進(jìn)行。需要注意的是，寫入CKGR_PLLAR時需要將其第29位寫入1，否則寫入不生效。在CMSIS中，相應(yīng)的宏定義為CKGR_PLLAR_ONE。

以下是配置過程，配置完成后，PLLA將對MAINCK升頻10倍后輸出。

關(guān)閉PLLA

配置PLLA時需要關(guān)閉它。雖然重置時PLLA是不啟用的，但是配置PLLA前需關(guān)閉PLLA是個好習(xí)慣。通過將其MULA字段寫入0以關(guān)閉PLLA：

/* 先關(guān)閉PLLA */PMC->CKGR_PLLAR = CKGR_PLLAR_ONE | CKGR_PLLAR_MULA(0);

PLLA啟動時間

需要往PLLCOUNT寫入一個值，以表明PLL啟動時需要經(jīng)過的慢時鐘數(shù)。

芯片手冊上寫明的PLLA的最大啟動時間為150 us，所以在慢時鐘頻率為32 KHz時，需要經(jīng)過的慢時鐘數(shù)為4.8，向上取整則為5。但是在相關(guān)頭文件中，使用的PLLCOUNT的值為0x3F，即63。

在這里，使用的PLLCOUNT的值仍取為5，若往后碰到問題，可以嘗試在這個值設(shè)為0x3F。

constuint32_t pll_start_us = 150;constuint32_t pll_count = (CHIP_FREQ_SLCK_RC * pll_start_us / 1000000) + 1;

啟用PLLA

PLLA可以對輸入的時鐘進(jìn)行預(yù)分頻，然后升頻。在這里不進(jìn)行預(yù)分頻，升頻倍數(shù)為10，即輸出時鐘為 120 MHz。需要注意的是，實(shí)際升頻倍數(shù)為MULA字段的值加一。設(shè)置完成后需要等待PLLA鎖定（即啟動完成）。

123456789constuint32_t mul = 10;constuint32_t div= 1;PMC->CKGR_PLLAR = CKGR_PLLAR_ONE| CKGR_PLLAR_MULA(mul - 1)| CKGR_PLLAR_DIVA(div)| CKGR_PLLAR_PLLACOUNT(pll_count);/* 等待PLLA啟動完成 */while(!(PMC->PMC_SR & PMC_SR_LOCKA));

設(shè)置FLASH訪問等待周期

由于CPU使用的也是MCK時鐘，所以在MCK切換至PLLA時鐘后，CPU也會在120 MHz這個高頻率運(yùn)行。但是訪問FLASH需要的時間還是一定的，所以需要讓CPU在訪問FLASH時等待更多的周期。等待的周期與CPU電壓和IO口電壓有關(guān)，可以查閱芯片手冊。這里，在等待周期設(shè)為6即可正常訪問FLASH。而如果不進(jìn)行這個設(shè)置，芯片就有可能跑飛。

123/* 在將MCK切換至PLLACK之前，先設(shè)置好FLASH訪問等待周期 */constuint32_t wait_clock = 6;EFC->EEFC_FMR = EEFC_FMR_FWS(wait_clock - 1);

將MCK切換至PLLA時鐘

MCK在選擇時鐘的同時，也可以對選擇的時鐘進(jìn)行預(yù)分頻。但是，不能同時改變時鐘及預(yù)分頻參數(shù)。而且在選擇的時鐘不同時，進(jìn)行操作的順序也不同。在切換至PLLACK時，需要先設(shè)置預(yù)分頻參數(shù)，再在它運(yùn)行穩(wěn)定后進(jìn)行時鐘選擇；而在切換至MAINCK或SLCK時，則相反。

1234567891011/* 將MCK選擇為PLLA *//* 當(dāng)切換為PLLA時，需先配置PRES字段，再配置CSS字段 */PMC->PMC_MCKR = (PMC->PMC_MCKR & ~PMC_MCKR_PRES_Msk)| PMC_MCKR_PRES_CLK_1;while(!(PMC->PMC_SR & PMC_SR_MCKRDY));PMC->PMC_MCKR = (PMC->PMC_MCKR & ~PMC_MCKR_CSS_Msk)| PMC_MCKR_CSS_PLLA_CLK;while(!(PMC->PMC_SR & PMC_SR_MCKRDY));

四、 UART配置

將UART的CD值配置為65，則通信波特率為115200 Hz。