摘要：本文闡述了利用CYPRESS公司EZ-USB FX2系列USB2.0集成芯片CY7C68013的高速Slave FIFO通用外部接口來實現(xiàn)PC機和LED點陣顯示屏間數(shù)據(jù)通訊的設計方案，給出了其接口電路的硬件原理及底層軟件的設計過程。

    關鍵詞：USB2.0；CY7C68013;FIFO;LED顯示

１ 引言

ＬＥＤ顯示屏具有亮度高，故障低、能耗少、使用壽命長、顯示內容多樣、顯示方式豐富等優(yōu)點，可廣泛用于公路、金融、證券、車站、碼頭、體育場館等公共場合，其顯示數(shù)據(jù)通常來自上位ＰＣ機，這就要求有一個高速通道來傳輸大量的顯示數(shù)據(jù)，ＵＳＢ２．０接口無疑是一個很好的解決方案。

ＵＳＢ由總線提供電源，傳輸時具有ＣＲＣ檢錯、糾錯能力，能實現(xiàn)真正的實時熱插拔，并支持多個外設連接到同一個連接器上，從而緩解ＰＣ系統(tǒng)資源沖突，這些突出的優(yōu)點使得ＵＳＢ１．ｘ在ＰＣ機外部設備上得到了廣泛的應用, ＵＳＢ２．０傳輸速度高達４８０Ｍｂ／ｓ，是ＵＳＢ１．ｘ的４０倍,并向下兼容ＵＳＢ１．ｘ。這樣就使得快速大量的數(shù)據(jù)傳輸?shù)靡詫崿F(xiàn)。

在此強調一下兩個下文將要用到的概念：ＩＮ端點和ＯＵＴ端點。此處的ＩＮ、ＯＵＴ都是相對于上位ＰＣ機而言，ＩＮ端點指用來接收上位ＰＣ機數(shù)據(jù)的端點，ＯＵＴ端點則是往ＰＣ機發(fā)送數(shù)據(jù)的端點。

２　ＣＹ７Ｃ６８０１３簡述

帶高速Ｓｌａｖｅ ＦＩＦＯ通用外部接口的ＣＹ７Ｃ６８０１３是ＣＹＰＲＥＳＳ公司推出的ＵＳＢ２．０集成微處理芯片，片上集成了ＵＳＢ收發(fā)器（ＳＩＥ）、增強型８０５１單片機（其指令系統(tǒng)與普通８０５１單片機完全兼容）及８ｋ程序存儲區(qū)? 共有４個支持ＵＳＢ２．０高速傳輸?shù)摹按蟆倍它c（２個ＩＮ端點和２個ＯＵＴ端點）和４ｋＢ片內ＲＡＭ?該ＲＡＭ 可配置為４個“大”端點的ＦＩＦＯ，其中２個“大”端點可以配置為雙、三、四緩沖區(qū)（ＦＩＦＯ），一個“大”端點最大可配置為２ｋＢ ＦＩＦＯ，更重要的是?該芯片提供了兩個用于實現(xiàn)ＵＳＢ２．０高速傳輸?shù)目删幊掏獠吭O備接口以及Ｓｌａｖｅ ＦＩＦＯ和ＧＰＩＦ，這２個通用外部接口可通過與４個“大”端點協(xié)調工作來實現(xiàn)ＵＳＢ２．０的高速傳輸，本文只討論 Ｓｌａｖｅ ＦＩＦＯ可編程外部設備接口的應用。

ＣＹ７Ｃ６８０１３有５６ｐｉｎ、１００ｐｉｎ、１２８ｐｉｎ三種封裝，其中５６ｐｉｎ已具備所有ＵＳＢ２．０功能，而１００ｐｉｎ則在５６ｐｉｎ基礎上增加了更多Ｉ／Ｏ和更多ＧＰＩＦ模式下的控制信號，１２８ｐｉｎ又在１００ｐｉｎ基礎上增加了用于擴充數(shù)據(jù)存儲區(qū)的地址總線和數(shù)據(jù)總線。本應用就是基于可編程外部設備接口Ｓｌａｖｅ ＦＩＦＯ，大量數(shù)據(jù)傳輸可直接由ＦＰＧＡ處理而無需擴充外部數(shù)據(jù)存儲區(qū)，在此選擇最經濟的５６ｐｉｎ ＣＹ７Ｃ６８０１３ 即可滿足設計要求， 其體系結構如圖１所示。

３ Ｓｌａｖｅ ＦＩＦＯ簡介

ＣＹ７Ｃ６８０１３ 雖然可以用內置增強型８０５１單片機直接處理ＵＳＢ２．０數(shù)據(jù)，但這樣會受到單片機速度的限制而無法實現(xiàn)ＵＳＢ２．０的高速傳輸。通常為了解決這一矛盾，可使ＣＹ７Ｃ６８０１３的片上增強型８０５１單片機僅用于輔助處理ＵＳＢ設備請求和設備列舉以及協(xié)調內部“大”端點和外部數(shù)據(jù)處理設備（如 ＦＰＧＡ，ＡＳＩＣ? ＤＳＰ，ＩＤＥ等）的工作，這樣ＵＳＢ數(shù)據(jù)流就可繞過慢速的８０５１單片機而直接從“大”端點ＦＩＦＯ進入快速外部主設備或從外部主設備進入“大”端點ＦＩＦＯ，以實現(xiàn)ＵＳＢ２．０高速傳輸。由于ＣＹ７Ｃ６８０１３“大”端點ＦＩＦＯ的讀寫是受外部數(shù)據(jù)處理設備控制的，所以這些ＦＩＦＯ稱為 Ｓｌａｖｅ ＦＩＦＯ，上述這種實現(xiàn)ＵＳＢ２．０高速傳輸?shù)哪Ｊ椒Q為 Ｓｌａｖｅ ＦＩＦＯ模式。

４ ＣＹ７Ｃ６８０１３固件程序設計

為方便應用開發(fā)，ＣＹＰＲＥＳＳ 公司為ＣＹ７Ｃ６８０１３所屬的ＥＺ－ＵＳＢ ＦＸ２系列提供了免費下載的Ｋｅｉｌ Ｃ環(huán)境下的ＵＳＢ固件庫，以及Ｃ５１編寫的固件構架程序和一些典型應用的范例程序，這使得開發(fā)者只需理解ＵＳＢ數(shù)據(jù)傳輸原理，而不用鉆入艱深的ＵＳＢ底層協(xié)議就可完成開發(fā)，從而大大縮短開發(fā)時間，以便把更多的精力放在外部接口設計上。

    下面僅就固件程序設計進行論述，整個固件應用程序通常包含３個程序文件：

ＤＳＣＲ．Ａ５——設備描述符表文件，該文件詳細記錄了ＵＳＢ外圍設備的相關信息，這里需要注意的是設備描述符和端點描述符。設備描述符給出了ＵＳＢ的一般信息，其中ＶＩＤ／ＰＩＤ 碼十分重要，上位ＰＣ機根據(jù)這個碼值才能正確加載ＵＳＢ應用設備驅動程序。至于端點描述符，每個端點都有，上位ＰＣ機根據(jù)端點描述符的內容來決定每個端點的帶寬要求。本設計用１個“大”端點ＥＰ２來接收上位ＰＣ機的顯示數(shù)據(jù)；另用一個“小”端點ＥＰ１來處理上位機和通訊接口間開發(fā)者自定義的通訊協(xié)議，以使上位機可以在需要的時候查詢已被傳送的顯示數(shù)據(jù)的接收狀況，從而進一步保證顯示數(shù)據(jù)的有序傳輸。

ＦＷ．Ｃ——固件構架程序。該固件構架程序主要用于實現(xiàn)ＵＳＢ設備列舉的諸多控制傳輸和ＵＳＢ總線協(xié)議的相關工作，完成了ＵＳＢ與外部兼容設備所需的基本功能。該程序的核心函數(shù) ｖｏｉｄ ＳｅｔｕｐＣｏｍｍａｎｄ?ｖｏｉｄ? 稱作設備請求剖析器，用于處理上位ＰＣ機發(fā)送的標準ＵＳＢ設備請求以實現(xiàn)ＵＳＢ設置命令。

ＡＰＰ．Ｃ ——開發(fā)者在相關范例應用程序的基礎上通過修改或增加一些應用程序段而形成的面向實際的應用程序。本應用中主要修改了Ｓｌａｖｅ ＦＩＦＯ的操作方式以使Ｓｌａｖｅ ＦＩＦＯ接收數(shù)據(jù)的速度能夠達到最大值，所采用的設置方法如下：

通過寄存器ＥＰ２ＣＦＧ可將ＥＰ２設置為ＯＵＴ端點。當需要首先考慮數(shù)據(jù)準確性時，可將該端點傳輸模式設置為批量傳輸，其最大包長為５１２字節(jié)，４緩沖區(qū)（ＦＩＦＯ）。而當需要傳輸視頻數(shù)據(jù)時，可將該端點的傳輸模式設置為同步傳輸，最大包長１０２４字節(jié)，雙緩沖區(qū)（ＦＩＦＯ）。

通過寄存器ＥＰ２ＦＩＦＯＣＦＧ設置下面的內容：將“大”端點ＥＰ２設置為１６位操作模式（一次可以操作２個字節(jié)）以與ＦＤ １６位寬度總線匹配； 再設置該ＯＵＴ端點為ＡＵＴＯＯＵＴ模式，這樣來自上位ＰＣ機的數(shù)據(jù)就可以不通過ＣＹ７Ｃ６８０１３上的８０５１單片機，而是自動地填充相應的“大”端點ＦＩＦＯ。

通過寄存器ＩＦＣＯＮＦＩＧ設置這樣的工作模式：用ＣＹ７Ｃ６８０１３產生４８ＭＨｚ ＩＦＣＬＫ時鐘，將該時鐘作為片上ＳｌａｖｅＦＩＦＯ與外部主設備的工作時鐘；數(shù)據(jù)的接收與發(fā)送設置為同步讀寫方式，這樣在每個ＩＦＣＬＫ 時鐘的上升沿就可以讀寫２個字節(jié)，從而使數(shù)據(jù)讀寫速度可以達到９６ＭＨｚ ｂｙｔｅ／ｓ。

本設計只使用了ＥＰ２這個“大”端點，而且 已將其配置為ＡＵＴＯＯＵＴ操作模式。因此，ＣＹ７Ｃ６８０１３可繞過片上８０５１而自動將ＵＳＢ數(shù)據(jù)接收到ＥＰ２的ＦＩ-ＦＯ中。

需要增加的程序段是ＣＹ７Ｃ６８０１３片內８０５１單片機根據(jù)上位機查詢回應當前數(shù)據(jù)接收狀況，這個程序段和普通的８０５１單片機２３２串口通訊程序類似，不同的只是原來的２３２串行口中斷被ＥＰ１ ＩＮ和ＥＰ１ ＯＵＴ這兩個ＵＳＢ２．０中斷所替換，當ＥＰ１ ＯＵＴ 端點收到上位ＰＣ機發(fā)來的數(shù)據(jù)時，將產生ＥＰ１ ＯＵＴ中斷來處理接收到的數(shù)據(jù)；同樣當ＣＹ７Ｃ６８０１３片內８０５１欲發(fā)往上位ＰＣ機的數(shù)據(jù)已通過ＥＰ１ ＩＮ發(fā)送完畢時，也會產生ＥＰ１ ＩＮ中斷以使片內８０５１可以在該端點放入新的發(fā)送數(shù)據(jù)。

５　硬件設計

圖２所示是ＦＰＧＡ與ＣＹ７Ｃ６８０１３ 的連接圖，除將ＩＦＣＬＫ作為ＦＰＧＡ輸入時鐘外，其它信號均在ＦＰ-ＧＡ和ＣＹ７Ｃ６８０１３之間互連。由于ＦＰＧＡ片內ＲＡＭ很小，本系統(tǒng)還使用了一片１２８ｋ×８的高速靜態(tài)ＲＡＭ（型號為ＩＳ６３ＬＶ１０２４，讀寫周期為１５ｎｓ）作為數(shù)據(jù)暫存器。ＦＰＧＡ與ＣＹ７Ｃ６８０１３、ＲＡＭ、ＶＴ６１０３的硬件連接見圖２。

從ＵＳＢ收到的來自上位ＰＣ機數(shù)據(jù)最終將被遠端安裝在ＬＥＤ顯示屏屏體內的顯示控制部件中，當ＲＡＭ被填入預定數(shù)量的顯示數(shù)據(jù)時，ＦＰＧＡ會從ＲＡＭ中連續(xù)取出數(shù)據(jù)并送到與ＶＴ６１０３連接的４位數(shù)據(jù)輸出端口，ＶＴ６１０３收到４位數(shù)據(jù)后，其內部會自動按照ＩＥＥＥ８０２．３規(guī)范對該數(shù)據(jù)進行４Ｂ５Ｂ?轉換４位數(shù)據(jù)數(shù)據(jù)碼為５位數(shù)據(jù)碼?重新編碼，然后將５Ｂ碼送擾頻器，再經片內整形后輸出給以太網變壓器，以驅動五類雙絞線并將數(shù)據(jù)傳給遠端顯示控制部件。

６　軟件設計

本系統(tǒng)的外部主設備接口邏輯采用ＶＨＤＬ硬件描述語言，利用ＡＬＴＥＲＡ公司ＱＵＡＲＴＵＳ ＩＩ開發(fā)平臺進行設計。軟件設計是以ＦＰＧＡ為核心的，主要由下面３個并行執(zhí)行的部分組成，在此每個部分分別設計為一個ＶＨＤＬ進程?ｐｒｏｃｅｓｓ?：

進程１：外部主設備ＦＰＧＡ同步讀寫ＣＹ７Ｃ６８０１３“大”端點ＦＩＦＯ的時序邏輯? 并把接收到的數(shù)據(jù)存入ＦＰＧＡ ＦＩＦＯ中。這部分只需要根據(jù)Ｓｌａｖｅ ＦＩＦＯ讀寫時序進行設計，Ｓｌａｖｅ ＦＩＦＯ時序圖如圖３所示。

這里需要引起注意的是兩個建立時間：其一是ｔＯＥｏｎ，這個建立時間是從ＳＬＯＥ拉低到 Ｓｌａｖｅ ＦＩＦＯ數(shù)據(jù)有效。其二是ｔＳＲＤ ，即從ＳＬＲＤ信號拉低到第１個同步讀時鐘上升沿的時間。這兩個建立時間應大于等于ＣＹ７Ｃ６８０１３數(shù)據(jù)手冊規(guī)定的時間。由于該ＦＰＧＡ有５９９０４ ｂｉｔ的片上ＲＡＭ，這里使用其中４ｋ ｂｙｔｅ的 ＲＡＭ來生成ＦＩＦＯ結構，這樣從Ｓｌａｖｅ ＦＩＦＯ同步接收到的ＵＳＢ數(shù)據(jù)就可以直接存入ＦＰＧＡ片上的４ｋ ＦＩ-ＦＯ中。圖４是此進程的設計流程圖。

進程２：用于完成將ＦＰＧＡ的ＦＩＦＯ中數(shù)據(jù)寫入１２８ｋＢ ＲＡＭ的設計。只要ＦＰＧＡ的ＦＩＦＯ中有數(shù)據(jù)，則該進程啟動，ＦＰＧＡ會連續(xù)地把片內ＦＩＦＯ中取出的數(shù)據(jù)存入片外１２８ｋＢ的高速靜態(tài)ＲＡＭ （ＩＳ６３ＬＶ１０２４）中，這個片外的１２８ｋＢ ＲＡＭ分為兩個６４ｋＢ區(qū)，兩個區(qū)輪流接收來自ＦＰＧＡ片內ＦＩＦＯ的數(shù)據(jù)，當一個區(qū)接收完規(guī)定的顯示數(shù)據(jù)后，ＦＰＧＡ會置位ｓｅｎｄ ｄａｔａ ｆｌａｇ去啟動進程３，如果ＦＰＧＡ片內ＦＩＦＯ中還有數(shù)據(jù)，則ＦＰＧＡ會把ＲＡＭ切換到另一個區(qū)繼續(xù)接收片內ＦＩＦＯ中的數(shù)據(jù)，其設計流程圖如圖５所示。

    進程３:此進程由ｓｅｎｄ ｄａｔａ ｆｌａｇ信號啟動，當發(fā)送數(shù)據(jù)標志被置位時，此進程啟動。此后，ＦＰＧＡ開始從已完成顯示數(shù)據(jù)接收的ＲＡＭ區(qū)讀取數(shù)據(jù)并送到４位寬度的數(shù)據(jù)輸出口，此輸出口與ＶＴ６１０３相連。ＶＴ６１０３以２５ＭＨｚ時鐘每次接收半個字節(jié)（４ｂｉｔ），然后經片內４Ｂ５Ｂ編碼、整形后將數(shù)據(jù)由差分輸出口ＴＸ＋和ＴＸ－串行輸出，以把數(shù)據(jù)從ＵＳＢ２．０接口模塊發(fā)給外部的顯示處理模塊。其設計流程圖如圖６所示。

其中，ＶＴ６１０３ 接收顯示數(shù)據(jù)時序如圖７所示。每次接收４ｂｉｔ后，芯片內部都將自動對每次接收到的４ｂｉｔ數(shù)據(jù)進行處理并以１００ＭＨｚ的時鐘頻率串行差分輸出給以太網變壓器。