本文描述了一個精密時鐘發(fā)生器電路板的設計，該設計可在一些電信或數(shù)據(jù)通信專門實驗室測試工作中用作波形發(fā)生器。該時鐘發(fā)生器輸出一組固定頻率的時鐘，使用一個外部同步時鐘參考作為輸入。

設計的核心是U1，即ZL30407光同步網(wǎng)絡/同步數(shù)字系列(Sonet/SDH)網(wǎng)絡元件PLL(見圖1)。ZL30407將產生一組同步到20MHz輸入主時鐘的SONET和PDH時鐘。當與Stratum 3或更高質量的主時鐘耦合時，其輸出將滿足Stratum 3E漂移精度要求。

ZL30407可通過DIP開關配置為運行于硬件模式，還可以對該器件輸出時鐘小頻率偏移進行編程。為此，器件必須工作在軟件模式。軟件模式操作需要使用一個外部控制器，該控制器通過8位并行端口來讀和寫內部設備寄存器。例如，ZL30407微端口接口可用于與IEEE 1284 PC打印機端口(U12)和CPLD(U13)連接，以實現(xiàn)端口接口邏輯。

一個峰峰值大約為1V的10MHz正弦同步參考輸入，通過比較器(U2)轉換成CMOS方波時鐘，然后通過時鐘倍頻器(U3)使頻率加倍。多時鐘發(fā)生器板可以通與另一塊電路板的Syncout輸出連接并作為該板的20MHz輸入，而相互同步。

ZL30406 PLL(U4)用作抖動濾波器，以凈化選定的輸入時鐘。一個額外的時鐘緩沖器(U5)用于在本地 TCXO(Y1)和外部同步參考之間選擇一個作為主電路板時鐘。為使 ZL30406 VCO的頻率以20MHz為中心，外部電阻必須采用數(shù)據(jù)表單指導準則中給出的阻值。

ZL30407有12個輸出時鐘，圖中電路中顯示了其中5個。CMOS 輸出包括19.44MHz、8kHz幀脈沖、2.048 MHz 和1.544 MHz輸出。輸出時鐘引腳到扇出緩沖器 (U7、U8、U9和U10)以及連接器的分配沒有特定限制，只要適合目標應用即可。每個時鐘均進行了緩沖，以提供一定的扇出和到同軸連接器的電纜驅動能力。

第二個ZL30406(U6)將C19o的一個輸出時鐘轉換為抖動很低的差分CML輸出時鐘，可選擇四種倍頻(19.44 MHz、38.88MHz、77.76MHz和155.52MHz)。U11是一個可通過硬件配置的差分時鐘分頻器，可通過DIP開關進行編程，以便對ZL30407芯片的155MHz LVDS輸出時鐘進行1、2、4、8或16分頻。

每個輸出時鐘均進行了抖動測量，以驗證設計的性能。總之，觀測到的時鐘抖動符合ZL30407和ZL30406器件的技術規(guī)格。ZL30406輸出的RMS抖動為2ps到8ps，這與使用12KHz～20MHz的測量帶寬在一個質量良好的函數(shù)發(fā)生器的輸出上測得的結果相當接近。

圖2顯示了ZL30406(U6)的155MHz CML輸出時鐘的相位噪聲圖。ZL30406 PLL環(huán)路濾波器帶寬配置為14kHz。