Virtex-5 FPGA架構(gòu)經(jīng)優(yōu)化，可利用LabVIEW FPGA模塊中的單周期定時循環(huán)更快速、更有效地運行。

實現(xiàn)FPGA芯片內(nèi)部的數(shù)字邏輯的基本構(gòu)建模塊被稱為slice，每個slice由多個觸發(fā)器和查詢表(LUT)組成。

上一代的Virtex-II FPGA使用4-輸入的LUT，以支持高達(dá)16種數(shù)字邏輯賦值的組合。而新型的Virtex-5 FPGA使用了6-輸入的LUT，以支持高達(dá)64種組合，從而提高了您在每個slice中可實現(xiàn)的邏輯的數(shù)量。

此外，這些slice相互緊密布置，以減少電子的傳輸時延并提高整體執(zhí)行速率。對于LabVIEW FPGA應(yīng)用這意味著什么？單周期定時循環(huán)結(jié)構(gòu)利用6-輸入的LUT顯著地提高了資源的利用率。這意味著您可以優(yōu)化更多的LabVIEW FPGA代碼以載入Virtex-5 FPGA，并在每個時鐘周期內(nèi)完成更多的操作。