一個晶體振蕩電路必然會存在一定范圍的誤差，問題是如何了解這個誤差范圍，并將誤差值控制在最小的范圍以內。

振蕩線路回路分析的目的：

一個晶體振蕩電路必然會存在一定范圍的誤差，問題是如何了解這個誤差范圍，并將誤差值控制在最小的范圍以內。

振蕩電路主要有三種誤差來源：

第一種：石英晶體單元本身就存在有不同的精度(也就是容許誤差)。

第二種：誤差來源是石英晶體的溫度特性，也就是頻率隨溫度變化會出現偏差的現象。

圖1 石英晶體頻率—溫度特性曲線。

第三種：誤差來源來自振蕩電路上的外圍元器件配置，這些組件包括石英晶體、半導體IC、外圍電阻/電容，以及PCB 走線。

進行振蕩電路回路分析的目的，就是為了檢視石英晶體在整個振蕩電路中是否得到理想的匹配。透過回路分析，研發(fā)人員可以在電路設計階段就了解石英晶體振蕩電路的匹配狀況，避免在量產后才發(fā)生問題，因為再更改設計很不容易。

回路分析要點

振蕩電路回路分析包含三個基本的面向，介紹如下：

1. 頻率容許誤差(Frequency Tolerance)的量測：

頻偏誤差的計算公式如下：

頻偏誤差=(量測頻率值–中心頻率值)/中心頻率值x 1,000,000(得出的單位為ppm)。

2. 驅動功率(D.L.，Driver Level)：

計算公式為：P (uW)= I^2 x Re

3. 負性阻抗(也稱為起振余量)：-R

負性阻抗代表振蕩線路的起振余量狀況，也就是這個電路的健康度，即石英晶體在驅動下容不容易被起振。負性阻抗的判斷基本值是石英晶體最大ESR 值的3~5 倍。

實際操作的時候主要改變負載電容的匹配，那么我們來看一下負載電容和各項參數的關系：

負載電容與頻率容許誤差的關系圖：電容變大，頻率變慢;電容變小，頻率變快

負載電容與驅動功率的關系圖：當負載電容變小時，驅動功率也會變小

負載電容與負性阻抗的關系圖：當負載電容變小時，負性阻抗會變大

案例分析：

晶體信息

客戶在應用MC-146的過程中發(fā)現會有10%左右的晶體起振時間過長、甚至不起振的現象發(fā)生。需要對電路設計進行測試來找到問題的原因和解決方法。

根據客戶提供參數測試得到如下數據：

從測試結果看客戶初始選擇 Cl= 12.5pF 的MC-146 進行設計，匹配電容C174=C175=18Pf, 測得精度為 +4.4 ppm 滿足應用要求。同時 DL= 0.119?W 也小于0.5 ?W的要求。

但是我們看到 –R 值為 220 k? 不滿足 –R> 5* ESR 的要求。該設計存在起振緩慢或停振的風險，因此需要對回路的器件參數進行重新設定。

重新設定的原則是：使振蕩回路得到的參數指標都滿足設計要求。

經過測試發(fā)現 Cl=12.5pF 的MC-146 在該系統的所有情況下都不能滿足全部的參數要求，因此需要更換晶體單元。

結果顯示當使用Cl=7 pF 的MC-146 的時候，匹配電容C174=7pF C175=6 pF, 測得精度為 +3.8 ppm 滿足應用要求。同時 DL= 0.081?W 也小于0.5 ?W的要求。-R 值為 1000 k???

遠遠大于 5倍ESR (325 k?)。因此推薦客戶使用該參數匹配的電路設計，可以保證得到穩(wěn)定可靠的時鐘頻率。