摘 要： 設(shè)計(jì)了一種基于源級耦合結(jié)構(gòu)的正交二分頻電路，由兩個(gè)完全相同的源級耦合D觸發(fā)器級聯(lián)構(gòu)成，交替工作于觸發(fā)和鎖存模式。對傳統(tǒng)的源級耦合結(jié)構(gòu)做了適當(dāng)改進(jìn)，采用動(dòng)態(tài)負(fù)載，通過對PMOS管的開關(guān)控制很好地解決了電路工作速度和輸出擺幅間的矛盾；且時(shí)鐘開關(guān)PMOS和NMOS采用不同直流偏置，便于低電源電壓下直流工作點(diǎn)的選取。采用TSMC 0.18 μm RF CMOS工藝進(jìn)行仿真驗(yàn)證。實(shí)驗(yàn)結(jié)果表明，分頻器在1.92 GHz輸入時(shí)鐘頻率下能正常實(shí)現(xiàn)正交二分頻，有較寬的鎖定范圍，且在3 V電源電壓下功耗僅為1.15 mW。

　　隨著便攜式手持無線設(shè)備的不斷發(fā)展，低功耗全集成收發(fā)機(jī)在無線通信領(lǐng)域受到越來越多的關(guān)注。在現(xiàn)代通信系統(tǒng)中，多模分頻器是工作在最高頻率的模塊之一，其設(shè)計(jì)具有很大的挑戰(zhàn)性。多模分頻器最重要的兩個(gè)指標(biāo)是工作速度和功耗。而無論是采用脈沖吞咽方式實(shí)現(xiàn)的多模分頻器［1］，還是串聯(lián)多個(gè)雙模預(yù)分頻器來實(shí)現(xiàn)的多模分頻器［2］，高速分頻器都是其最關(guān)鍵的模塊之一。此外，在許多預(yù)分頻器設(shè)計(jì)中，為了降低整體功耗，通常選用相位切換結(jié)構(gòu)，比同步雙模預(yù)分頻器具有更高的工作速度和更低的功耗［3-4］。在這種結(jié)構(gòu)中，一般采用兩個(gè)動(dòng)態(tài)觸發(fā)器級聯(lián)來完成二分頻正交信號輸出，并將此作為相位切換的輸入。但由于該分頻器工作在VCO的輸出頻率，功耗較大，如采用上述動(dòng)態(tài)觸發(fā)器實(shí)現(xiàn)，則要求有一個(gè)全擺幅的時(shí)鐘信號，因此需要在VCO輸出端加一個(gè)耗能的緩沖器以增加VCO的輸出擺幅［5］，這將會(huì)加劇高速分頻器的功耗問題。

　　然而與傳統(tǒng)的全功能D觸發(fā)器構(gòu)成的分頻器相比，源耦合邏輯（SCL）分頻器因其輸入/輸出擺幅小、動(dòng)態(tài)功耗低、轉(zhuǎn)換速度快，成為高速分頻器的首選［6］。本文在傳統(tǒng)的SCL分頻器基礎(chǔ)上加以改進(jìn)，使用動(dòng)態(tài)負(fù)載代替原來的電阻負(fù)載或有源固定負(fù)載，在電路工作速度和差分輸出擺幅之間得到了很好的折衷;并且時(shí)鐘開關(guān)管PMOS和NMOS采用不同的直流偏置，解決了低電壓下直流工作點(diǎn)較難設(shè)置的問題。

　　1 源級耦合（SCL）分頻器

　　1.1 基本結(jié)構(gòu)及工作原理

　　SCL型分頻器通常被認(rèn)為是工作速度最快的分頻器結(jié)構(gòu)，它可由兩個(gè)完全相同的D觸發(fā)器或者鎖存器級聯(lián)而成，具體電路如圖1所示，其單元電路如圖2所示。

　　SCL型D觸發(fā)器的單元電路包含兩個(gè)部分［7］：將輸入信號輸送到輸出的觸發(fā)部分（MS）和存儲(chǔ)輸出邏輯電平的鎖存部分（ML）。其中觸發(fā)部分由差分對來實(shí)現(xiàn)；鎖存部分由一個(gè)交叉耦合對（ML）來實(shí)現(xiàn)，該結(jié)構(gòu)表現(xiàn)出負(fù)阻-2/gm，并通過正反饋大大提高電路工作速度。兩個(gè)部分由一個(gè)相位互補(bǔ)的時(shí)鐘信號驅(qū)動(dòng)，分別用來控制觸發(fā)電路和鎖存電路。其具體電路工作過程如下：在輸入時(shí)鐘的正半周，圖1中第一級D觸發(fā)器處于觸發(fā)模式，即輸出跟隨輸入變化；第二級D觸發(fā)器處于鎖存模式，保持與前一個(gè)時(shí)鐘相同的狀態(tài)，其輸出經(jīng)過反相后送入第一級D觸發(fā)器。在輸入時(shí)鐘的負(fù)半周，第一級D觸發(fā)器處于鎖存模式；第二級D觸發(fā)器轉(zhuǎn)變?yōu)橛|發(fā)模式，它輸出的狀態(tài)將被鎖存到第一級D觸發(fā)器中。因此，D觸發(fā)器的輸出隨著時(shí)鐘狀態(tài)的改變而改變，且在每兩個(gè)時(shí)鐘周期輸出信號完成一個(gè)周期的變化，從而輸出的頻率剛好是輸入頻率的一半，實(shí)現(xiàn)二分頻功能。

　　圖2電路中的尾電流源是為了保證電路比較穩(wěn)定的直流偏置，減小了因輸入時(shí)鐘信號的直流電平變化對電路的影響。為了提高工作速度，可以忽略尾電流源，這樣大約能提高20%的工作速度［8］，但是同時(shí)電路對工藝和溫度的依賴性增加。此外，考慮到電阻阻值的不準(zhǔn)確，以及版圖面積大等不利因素，所以在很多設(shè)計(jì)中用有源負(fù)載代替電阻負(fù)載，但這樣增大了寄生電容，進(jìn)而限制了最高工作頻率。

　　1.2 SCL電路動(dòng)態(tài)特性

　　SCL型二分頻器的動(dòng)態(tài)特性如圖3所示，其中fo是沒有外加激勵(lì)時(shí)電路的自激振蕩頻率，Vclk_min是電路停止自振蕩所需外加的最小時(shí)鐘信號的幅度。根據(jù)電路工作頻率和外加的時(shí)鐘激勵(lì)幅度的變化，電路工作于4種不同的狀態(tài)［9］：

　?。?）自振蕩區(qū)：如圖1所示，兩級D觸發(fā)器級聯(lián)并形成閉環(huán)環(huán)路，當(dāng)環(huán)路滿足巴克豪森振蕩條件時(shí)，環(huán)路就會(huì)發(fā)生自激振蕩；但是當(dāng)輸入時(shí)鐘的幅度比較大時(shí)，電路會(huì)由自振蕩轉(zhuǎn)入受迫振蕩狀態(tài)，振蕩頻率也會(huì)向正常工作頻率靠攏，實(shí)現(xiàn)二分頻。

　　（2）正常工作區(qū)：能完成二分頻功能。

　　（3）壓擺率限制區(qū)：當(dāng)輸入時(shí)鐘有比較大的上升和下降時(shí)間時(shí)，會(huì)在時(shí)鐘過零點(diǎn)時(shí)有足夠的時(shí)間使電路發(fā)生自振蕩，從而影響輸出頻譜的純度。

　?。?）響應(yīng)限制區(qū)：當(dāng)輸入時(shí)鐘頻率很高時(shí)，由于寄生電容的影響，D觸發(fā)器充放電不完全，它將無法振蕩到該頻率，導(dǎo)致電路工作失常。

　　由圖3可以看出，輸入時(shí)鐘信號Vclk幅值越小，則電路正常工作的頻率范圍越小。因此，要達(dá)到大的工作頻率，Vclk幅值必須較大。一般VCO輸出擺幅都比較大，對于跟在VCO后面的第一級二分頻器，其輸入時(shí)鐘的幅度往往不成問題。

　　2 改進(jìn)的分頻器電路設(shè)計(jì)及仿真

　　2.1 SCL二分頻電路設(shè)計(jì)

　　本文主要對SCL電路的負(fù)載進(jìn)行了改進(jìn)，采用Wang的動(dòng)態(tài)負(fù)載結(jié)構(gòu)［10］（即讓觸發(fā)器的負(fù)載隨著輸入信號的變化而變化），使電路的速度得以進(jìn)一步提高；并且對開關(guān)管和負(fù)載管采用不同的直流偏置，便于直流工作點(diǎn)的選取，尤其是在低電源電壓的情況下。本文設(shè)計(jì)的SCL單元電路如圖4所示。

　　從圖4可以看出， PMOS管起動(dòng)態(tài)電阻的作用。當(dāng)該D觸發(fā)器處于觸發(fā)狀態(tài)時(shí)，PMOS等效為一個(gè)很小的負(fù)載電阻，這就可以在輸出節(jié)點(diǎn)產(chǎn)生比較小的RC時(shí)間常數(shù)，提高觸發(fā)器的工作頻率；當(dāng)觸發(fā)器處于鎖存狀態(tài)時(shí)，PMOS管等效為一個(gè)很大的負(fù)載電阻，增大輸出擺幅。這種動(dòng)態(tài)負(fù)載的結(jié)構(gòu)比普通電阻負(fù)載結(jié)構(gòu)的工作頻率更高，但要同時(shí)給NMOS和PMOS管提供合理的偏置會(huì)帶來比較大的設(shè)計(jì)難度。因此，在本文提出的結(jié)構(gòu)中，NMOS和PMOS采用不同的直流偏置，通過合理設(shè)計(jì)電阻、電容的值，以及外加偏置電壓VBP，就可以控制PMOS管的時(shí)鐘信號偏置在需要的直流點(diǎn)；同樣也可以選取NMOS的直流偏置VBN，這樣有利于降低設(shè)計(jì)的復(fù)雜性，特別在低電源電壓下，一個(gè)折衷的直流偏置點(diǎn)很難選取。圖4中還有一個(gè)尾電流管M1用來保證電路比較穩(wěn)定的直流偏置。由于本文設(shè)計(jì)的高速二分頻電路應(yīng)用于短距離無線接收發(fā)機(jī)中，與其直接相連的VCO輸出最高頻率為1.92 GHz，并不需要特別高的工作頻率，因此不需要通過去除尾電流源來使電路工作在更高的頻率段。另外，去除尾電流源會(huì)使電路輸出擺幅不確定，受工藝和溫度的影響較大；并且會(huì)導(dǎo)致SCL分頻器的襯底波動(dòng)比較大，該波動(dòng)通過襯底耦合，會(huì)加大分頻器的噪聲，或影響到其他電路模塊， 所以本文保留了尾電流源的使用。

　　2.2 電路仿真結(jié)果

　　電路采用TSMC 0.18 μm RF CMOS工藝設(shè)計(jì)實(shí)現(xiàn)，并對整體電路進(jìn)行了仿真、驗(yàn)證。圖5給出了當(dāng)輸入時(shí)鐘信號頻率為1.92 GHz、幅度為800 mV時(shí)的SCL分頻器瞬態(tài)仿真結(jié)果。從仿真結(jié)果可以看到，分頻器輸出波形周期為1.04 ns，很好地實(shí)現(xiàn)了二分頻功能；且輸出擺幅較大，在800 mV左右。圖6給出了二分頻器的4個(gè)不同相位的瞬態(tài)輸出，其每個(gè)象限相差90°，以便用于后面的基于相位選擇技術(shù)的雙模預(yù)分頻電路。

　　由之前分析可知，SCL二分頻器的正常工作頻率有一定的范圍，且與輸入時(shí)鐘信號的幅度有關(guān)，因此分頻器有一個(gè)最大頻率鎖定范圍。圖7給出了當(dāng)輸入時(shí)鐘幅度從200 mV~1 V變化時(shí)，其頻率鎖定范圍的變化情況。從圖中可以看出，隨著輸入時(shí)鐘幅度變大，分頻器的鎖定范圍也變大，當(dāng)幅度為800 mV時(shí)，頻率鎖定范圍為200 MHz~2.8 GHz，有較寬的頻率鎖定范圍，滿足VCO輸出頻率范圍的完全覆蓋（所應(yīng)用的VCO調(diào)頻范圍為1.608 GHz~1.92 GHz）；本設(shè)計(jì)的分頻器電路在3 V電源電壓下、工作頻率在1.92 GHz時(shí)的功耗為1.15 mW。

　　本文設(shè)計(jì)了一種基于源極耦合邏輯技術(shù)的高速正交二分頻器電路。電路沿用了傳統(tǒng)的SCL二分頻器結(jié)構(gòu)并對其適當(dāng)改進(jìn)，采用動(dòng)態(tài)負(fù)載代替電阻負(fù)載，使負(fù)載阻值隨著輸入信號變化而變化，有利于工作頻率的提高和輸出擺幅的增大。電路PMOS和NMOS管采用不同的直流偏置，大大減小了直流工作點(diǎn)選取的復(fù)雜度。采用TSMC 0.18 μm RF CMOS工藝進(jìn)行了設(shè)計(jì)驗(yàn)證，在1.92 GHz輸入時(shí)鐘頻率下能正常實(shí)現(xiàn)正交二分頻，有較寬的鎖定范圍，且在3 V電源電壓下的電路功耗僅為1.15 mW。