1.?前言

如果你只是想檢查Verilog文件的語法是否有錯誤，然后進(jìn)行一些基本的時序仿真，那么Icarus Verilog 就是一個不錯的選擇。相比于各大FPGA廠商的IDE幾個G的大小，Icarus Verilog 顯得極其小巧，最新版安裝包大小僅有17MB，支持全平臺：Windows Linux MacOS，并且源代碼開源。本文將介紹如何使用Icarus Verilog來進(jìn)行verilog文件的編譯和仿真。

2. 關(guān)于 Icarus Verilog

Icarus Verilog是一個輕量、免費(fèi)、開源的Verilog編譯器，基于C 實現(xiàn)，開發(fā)者是 Stephen Williams ，遵循 GNU GPL license 許可證，安裝文件中已經(jīng)包含 GTKWave支持Verilog/VHDL文件的編譯和仿真，命令行操作方式，類似gcc編譯器，通過testbench文件可以生成對應(yīng)的仿真波形數(shù)據(jù)文件，通過自帶的GTKWave可以查看仿真波形圖，支持將Verilog轉(zhuǎn)換為VHDL文件。

3. iverilog的安裝

iverilog安裝時，默認(rèn)會把GTKWave一起安裝，用于查看生成的波形圖。

iverilog支持Windows、Linux和MacOS三大主流平臺，截止2019年12月1日，最新版本v11-20190809下載：

http://bleyer.org/icarus/iverilog-v11-20190809-x64_setup.exe

3.1 Windows下的安裝

Windows下直接雙擊上面下載的安裝文件即可，安裝完成后安裝目錄如下：

3.2 Linux下的安裝

Linux下的安裝，以Ubuntu 16.04為例，可以通過apt-get直接安裝。

• 安裝iverilog：?sudo apt-getinstall iverilog

• 安裝GTKWave：?sudo apt-getinstall gtkwave

不能成功安裝的，嘗試更換鏡像地址，我使用的是網(wǎng)易的開源鏡像地址。

3.3 MacOS下的安裝

Mac下的安裝可以通過 macports 或者 homebrew 來安裝，

通過 Macports 安裝：

• 安裝iverilog：?
  sudo ports-d-v install iverilog

• 安裝GTKWave：
  ?sudo ports-d-v install gtkwave

通過 homebrew 安裝：

• 安裝iverilog：?
  brew install icarus-verilog

• 安裝GTKWave：?
  brew install caskroom/cask/gtkwave

3.4 查看是否安裝成功

安裝成功后，可以通過命令窗口來查看命令所在的路徑。

Windows環(huán)境可以通過where命令查看安裝路徑

1. where iverilog

2. where vvp

3. where gtkwave

Linux環(huán)境可以通過which命令查看安裝路徑

1. which iverilog

2. which vvp

3. which gtkwave

4. 基本參數(shù)介紹

Icarus Verilog編譯器主要包含3個工具：

• iverilog：用于編譯verilog和vhdl文件，進(jìn)行語法檢查，生成可執(zhí)行文件

• vvp：根據(jù)可執(zhí)行文件，生成仿真波形文件

• gtkwave：用于打開仿真波形文件，圖形化顯示波形

在終端輸入 iverilog回車，可以看到常用參數(shù)使用方法的簡單介紹：

1. $ iverilog

2. D:\iverilog\bin\iverilog.exe: no source files.

3. 
   

4. Usage: iverilog [-EiSuvV] [-B base] [-c cmdfile|-f cmdfile]

5. [-g1995|-g2001|-g2005|-g2005-sv|-g2009|-g2012] [-g]

6. [-D macro[=defn]] [-I includedir]

7. [-M [mode=]depfile] [-m module]

8. [-N file] [-o filename] [-p flag=value]

9. [-s topmodule] [-t target] [-T min|typ|max]

10. [-W class] [-y dir] [-Y suf] [-l file] source_file(s)

11. 
    

12. See the man page for details.

下面來詳細(xì)介紹幾個常用參數(shù)的使用方法。

4.1 參數(shù)-o

這是比較常用的一個參數(shù)了，和GCC中-o的使用幾乎一樣，用于指定生成文件的名稱。如果不指定，默認(rèn)生成文件名為a.out。如：iverilog-o test test.v

4.2 參數(shù)-y

用于指定包含文件夾，如果top.v中調(diào)用了其他的的.v模塊，top.v直接編譯會提示

1. led_demo_tb.v:38: error: Unknownmodule type: led_demo

2. 2 error(s) during elaboration.

3. *** These modules were missing:

4. led_demo referenced 1 times.

5. ***

找不到調(diào)用的模塊，那么就需要指定調(diào)用模塊所在文件夾的路徑，支持相對路徑和絕對路徑。

如：iverilog-y D:/test/demo led_demo_tb.v

如果是同一目錄下：iverilog-y./led_demo_tb.v，另外，iverilog還支持Xilinx、Altera、Lattice等FPGA廠商的仿真庫，需要在編譯時通過-y參數(shù)指定庫文件的路徑，詳細(xì)的使用方法可以查看官方用戶指南：

https://iverilog.fandom.com/wiki/User_Guide

4.3 參數(shù)-I

如果程序使用`include語句包含了頭文件路徑，可以通過-i參數(shù)指定文件路徑，使用方法和-y參數(shù)一樣。

如：iverilog-I D:/test/demo led_demo_tb.v

4.4 參數(shù)-tvhdl

iverilog還支持把verilog文件轉(zhuǎn)換為VHDL文件，如 iverilog-tvhdl-o out_file.vhd in_file.v

5. Verilog的編譯仿真實際應(yīng)用

新建led_demo.v源文件，內(nèi)容如下：

1. module led_demo(

2. input clk,

3. input rst_n,

4. 
   

5. output reg led

6. );

7. 
   

8. reg [7:0] cnt;

9. 
   

10. always @ (posedge clk)

11. begin

12. if(!rst_n)

13. cnt <= 0;

14. elseif(cnt >= 10)

15. cnt <= 0;

16. else

17. cnt <= cnt 1;

18. end

19. 
    

20. always @ (posedge clk)

21. begin

22. if(!rst_n)

23. led <= 0;

24. elseif(cnt == 10)

25. led <= !led;

26. end

27. 
    

28. endmodule

功能非常簡單，每10個時鐘周期，led翻轉(zhuǎn)一次。

仿真testbench文件leddemotb.v，內(nèi)容如下：

1. `timescale 1ns/100ps

2. 
   

3. module led_demo_tb;

4. 
   

5. parameter SYSCLK_PERIOD = 10;

6. 
   

7. reg SYSCLK;

8. reg NSYSRESET;

9. 
   

10. initial

11. begin

12. SYSCLK = 1'b0;

13. NSYSRESET = 1'b0;

14. end

15. 
    

16. /*iverilog */

17. initial

18. begin

19. $dumpfile("wave.vcd"); //生成的vcd文件名稱

20. $dumpvars(0, led_demo_tb); //tb模塊名稱

21. end

22. /*iverilog */

23. 
    

24. initial

25. begin

26. #(SYSCLK_PERIOD * 10 )

27. NSYSRESET = 1'b1;

28. #1000

29. $stop;

30. end

31. 
    

32. always @(SYSCLK)

33. #(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;

34. 
    

35. led_demo led_demo_ut0 (

36. // Inputs

37. .rst_n(NSYSRESET),

38. .clk(SYSCLK),

39. 
    

40. // Outputs

41. .led( led)

42. );

43. 
    

44. endmodule

注意testbench文件中有幾行iverilog編譯器專用的語句，如果不加的話后面不能生成vcd文件。

1. initial

2. begin

3. $dumpfile("wave.vcd"); //生成的vcd文件名稱

4. $dumpvars(0, led_demo_tb); //tb模塊名稱

5. end

5.1 編譯

通過 iverilog-o wave led_demo_tb.v led_demo.v命令，對源文件和仿真文件，進(jìn)行語法規(guī)則檢查和編譯。由于本示例比較簡單，只有1個文件，如果調(diào)用了多個.v的模塊，可以通過前面介紹的-y參數(shù)指定源文件的路徑，否則編譯報錯。如果源文件都在同同一個目錄，可以直接通過 ./絕對路徑的方式來指定。

例如，leddemotb.v中調(diào)用了led_demo.v模塊，就可以直接使用 iverilog-o wave-y./top.v top_tb.v來進(jìn)行編譯。

如果編譯成功，會在當(dāng)前目錄下生成名稱為wave的文件。

5.2 生成波形文件

使用 vvp-n wave-lxt2命令生成vcd波形文件，運(yùn)行之后，會在當(dāng)前目錄下生成.vcd文件。

如果沒有生成，需要檢查testbench文件中是否添加了如下幾行：

1. initial

2. begin

3. $dumpfile("wave.vcd"); //生成的vcd文件名稱

4. $dumpvars(0, led_demo_tb); //tb模塊名稱

5. end

5.3 打開波形文件

使用命令 gtkwave wave.vcd，可以在圖形化界面中查看仿真的波形圖。

6. Verilog轉(zhuǎn)換為VHDL

雖然VHDL和Verilog都誕生于20世紀(jì)80年代，而且都屬于硬件描述語言（HDL），但是二者的語法特性卻不一樣。Icarus Verilog 還有一個小功能就是支持把使用Verilog語言編寫的.v文件轉(zhuǎn)換為VHDL語言的.vhd文件。

如把leddemo.v文件轉(zhuǎn)換為VHDL文件leddemo.vhd，使用命令 iverilog-tvhdl-o led_demo.vhd led_demo.v。

生成的VHDL文件內(nèi)容如下：

1. -- This VHDL was converted fromVerilogusing the

2. -- IcarusVerilog VHDL CodeGenerator11.0(devel) (s20150603-612-ga9388a89)

3. 
   

4. library ieee;

5. use ieee.std_logic_1164.all;

6. use ieee.numeric_std.all;

7. 
   

8. -- GeneratedfromVerilogmodule led_demo (led_demo.v:1)

9. entity led_demo is

10. port (

11. clk : in std_logic;

12. led : out std_logic;

13. rst_n : in std_logic

14. );

15. end entity;

16. 
    

17. -- GeneratedfromVerilogmodule led_demo (led_demo.v:1)

18. architecture from_verilog of led_demo is

19. signal led_Reg : std_logic;

20. signal cnt : unsigned(7 downto 0); -- Declared at led_demo.v:8

21. begin

22. led <= led_Reg;

23. 
    

24. -- Generatedfrom always process in led_demo (led_demo.v:10)

25. process (clk) is

26. begin

27. if rising_edge(clk) then

28. if(not rst_n) = '1'then

29. cnt <= X"00";

30. else

31. ifResize(cnt, 32) >= X"0000000a"then

32. cnt <= X"00";

33. else

34. cnt <= cnt X"01";

35. endif;

36. endif;

37. endif;

38. end process;

39. 
    

40. -- Generatedfrom always process in led_demo (led_demo.v:20)

41. process (clk) is

42. begin

43. if rising_edge(clk) then

44. if(not rst_n) = '1'then

45. led_Reg <= '0';

46. else

47. ifResize(cnt, 32) = X"0000000a"then

48. led_Reg <= not led_Reg;

49. endif;

50. endif;

51. endif;

52. end process;

53. end architecture;

7. VHDL文件的編譯和仿真

如果你還和編譯Verilog一樣，使用 iverilog led_dmeo.v來編譯VHDL文件的話，那么會提示有語法錯誤，這是正常的，因為Verilog和VHDL是不同的語法規(guī)則，不能使用Verilog的標(biāo)準(zhǔn)來檢查VHDL文件的語法。需要添加 -g2012參數(shù)來對VHDL文件進(jìn)行編譯，如 iverilog-g2012 led_demo.vhd，和Verilog一樣，同樣也支持Testbech文件的編譯和仿真，當(dāng)然需要編寫對應(yīng)的VHDL Testbench文件。

8. 批處理文件一鍵執(zhí)行

通過批處理文件，可以簡化編譯仿真的執(zhí)行過程，直接一鍵執(zhí)行編譯和仿真。

新建文本文檔，輸入以下內(nèi)容：

1. echo "開始編譯"

2. iverilog -o wave led_demo.v led_demo_tb.v

3. echo "編譯完成"

4. vvp -n wave -lxt2

5. echo "生成波形文件"

6. cp wave.vcd wave.lxt

7. echo "打開波形文件"

8. gtkwave wave.lxt

文件擴(kuò)展名需要更改，Windows系統(tǒng)保存為.bat文件，Linux系統(tǒng)保存為.sh文件。Windows直接雙擊運(yùn)行，Linux在終端執(zhí)行。

9. 總結(jié)

從20040706版本，到現(xiàn)在的最新版本20190809，作者還在繼續(xù)更新，有興趣的朋友可以研究一下源代碼是如何實現(xiàn)語法規(guī)則檢查的，或者可以嘗試編譯源碼，獲得最新的版本。當(dāng)然，和FPGA廠商的IDE相比，功能還是非常有限，GTKWave界面也比較簡陋，如不支持寬度測量等，主要是小巧 全平臺支持，可以配合IDE來使用。這個工具還支持主流FPGA廠商的IP核仿真，如Xilinx和Lattice，詳細(xì)的使用方法可以參考官方使用指南。

10. 參考資料

文章部分內(nèi)容參考自Icarus Verilog官方網(wǎng)站。

• iverilog官網(wǎng)：
  http://iverilog.icarus.com/

• iverilog下載：
  http://bleyer.org/icarus/

• iverilog用戶指南：
  https://iverilog.fandom.com/wiki/User_Guide

• Github開源地址：
  https://github.com/steveicarus/iverilog

• GTKWave下載(iverilog已經(jīng)包含)：
  http://gtkwave.sourceforge.net/