（全球TMT2021年10月22日訊）新思科技（Synopsys, Inc.）近日宣布推出行業(yè)首個完整的HBM3 IP解決方案，包括用于2.5D多裸晶芯片封裝系統(tǒng)的控制器、PHY和驗證IP 。HBM3技術(shù)可幫助開發(fā)者滿足高性能計算、AI和圖形應(yīng)用的片上系統(tǒng)（SoC）設(shè)計對高帶寬和低功耗內(nèi)存的要求。新思科技的DesignWare? HBM3控制器和PHY IP以經(jīng)過硅驗證的HBM2E IP為基礎(chǔ)，充分利用新思科技的中介層專業(yè)知識，能夠提供低風險解決方案，從而實現(xiàn)高達921GB/s的內(nèi)存帶寬。

新思科技驗證解決方案包括具有內(nèi)置覆蓋率和驗證計劃的驗證IP、用于ZeBu?仿真的現(xiàn)成HBM3內(nèi)存模型以及HAPS?原型驗證系統(tǒng)，可加快從HBM3 IP到SoC的驗證速度。為加速HBM3系統(tǒng)設(shè)計的開發(fā)，新思科技3DIC Compiler多裸晶芯片設(shè)計平臺提供了一個完全集成的架構(gòu)探索、實施和系統(tǒng)級分析解決方案。

新思科技DesignWare HBM3控制器IP支持各種基于HBM3的具有靈活配置選項的系統(tǒng)。該控制器可極大減少延遲并優(yōu)化數(shù)據(jù)完整性，具有先進的RAS特性，包括糾錯碼、刷新管理和奇偶校驗。

DesignWare HBM3 PHY IP采用5納米工藝，可提供預(yù)硬化或客戶可配置的PHY，每引腳的運行速度高達7,200Mbps，顯著提升了功耗效率，并支持多達四個有效工作狀態(tài)，從而實現(xiàn)動態(tài)頻率調(diào)節(jié)。DesignWare HBM3 PHY利用優(yōu)化的micro bump陣列以盡可能減少占位面積。基于其對中介層繞線長度的支持，開發(fā)者可以更加靈活地安排PHY，而不會影響性能。

新思科技面向HBM3的驗證IP使用新一代原生型SystemVerilog Universal Verification Methodology (UVM)架構(gòu)，簡化現(xiàn)有驗證環(huán)境的整合難度，支持更多測試運行，從而縮短首次測試需要的時間。用于ZeBu仿真和HAPS原型驗證系統(tǒng)的現(xiàn)成HBM3內(nèi)存模型可實現(xiàn)RTL和軟件驗證，從而實現(xiàn)更高水平的性能。