1 引言

通常所說的電流檢測是用來檢測某部件、或者導(dǎo)線通過的電流，一般用互感器、分流器等將電流信號轉(zhuǎn)化成電壓信號，然后再對其進行處理放大，作為后面電路保護、檢測使用。目前，已經(jīng)有很多不同的電流檢測技術(shù)已被公布或?qū)嵤?。其中常用的直流電流檢測方法主要是通過串聯(lián)電阻或者基于霍爾效應(yīng)原理進行，在通常情況下被測電流信號較大，串聯(lián)電阻對輸入電流信號的影響可以忽略不計，但隨著科技發(fā)展的需要，被檢測信號日漸減小，在系統(tǒng)電路中如果直接串聯(lián)電阻，會影響前級電路工作，導(dǎo)致被測電流信號的大小發(fā)生改變，此時這一影響已經(jīng)不能再被忽略。

為了檢測小電流信號，同時實現(xiàn)將輸入的電流信號縮小的功能，以便滿足后續(xù)處理電路的要求，本文給出了一種不同于傳統(tǒng)電流檢測電路中常用的兩類實現(xiàn)方法--電阻檢測和電流互感器檢測的檢測電路，區(qū)別于采用電阻、電容以及電感等無源器件作為主要結(jié)構(gòu)的電路，設(shè)計了一款由MOS管為主要結(jié)構(gòu)組成的電流檢測電路。它能夠在實現(xiàn)電流縮放的同時，克服因?qū)υ措娏鳟a(chǎn)生較大影響而使得輸入電流信號有較大改變的問題。

2 電流檢測電路原理及設(shè)計優(yōu)化

2.1 設(shè)計要求

本文的設(shè)計依托于汽車電子國家項目服務(wù)設(shè)計平臺，項目中要求的電流檢測電路主要要求實現(xiàn)將大電流信號縮小，最終得到較小的電流信號輸出，以便為后續(xù)電路模塊提供符合要求的電流值。同時要求，在得到較小輸出電流的同時要保證輸入電流值不能發(fā)生變化。設(shè)計要求實現(xiàn)輸出電流與輸入電流相比達到縮小3600倍的目標(biāo)，同時要求有較好的線性度。

2.2 結(jié)構(gòu)設(shè)計

本文設(shè)計的電流檢測電路主要是實現(xiàn)將輸入電流縮小以便后面對電流進行其他相關(guān)操作，比如過流保護等。需要注意的是在得到較小輸出電流的同時不能夠改變輸入電流，或者是對其產(chǎn)生較大的影響，因此不能夠直接采用電阻分壓的形式。另外還期望該電路電流變化的精度能夠達到合理范圍，以及具有穩(wěn)定的輸出電流。然而電阻在實際應(yīng)用中不確定因素較大，溫度、工藝等導(dǎo)致方塊電阻的穩(wěn)定性不是很好，波動較大，可能會導(dǎo)致最終流片后得到的電阻值與最初設(shè)計有較大偏差，影響電路性能。這兩點是該電路設(shè)計需要解決的關(guān)鍵問題，也是進行設(shè)計的難點。

一般而言，電流鏡的一個關(guān)鍵特性是：它可以精確地復(fù)制電流而不受工藝和溫度的影響，同時這種結(jié)構(gòu)特性本身決定了它對輸入電流幾乎沒有影響。綜合考慮上述設(shè)計要求以及前端電路輸出端的電路結(jié)構(gòu)，最終確定采用電流鏡結(jié)構(gòu)實現(xiàn)設(shè)計。

在電流鏡結(jié)構(gòu)中，Iout與IREF(標(biāo)準(zhǔn)電流，這里即為輸入電流)的比值由器件尺寸的比率決定，該值可以控制在合理的精度范圍內(nèi)。需要注意的是，電流鏡中的所有晶體管通常都采用相同的柵長，以減小由于源漏區(qū)邊緣擴散(LD)所產(chǎn)生的誤差。而且，短溝器件的閾值電壓對溝道長度有一定的依賴性。因此，電流值之比只能通過調(diào)節(jié)晶體管的寬度來實現(xiàn)。另外，對器件寬度的調(diào)節(jié)實際上是通過多個單元晶體管并聯(lián)來實現(xiàn)的，而不是簡單地設(shè)計改變一個器件的寬度。同時考慮到版圖以及工藝對電路性能的影響，在設(shè)計時晶體管需要盡量采用對稱結(jié)構(gòu)。最終確定的電路結(jié)構(gòu)詳見圖1.

圖1 電流檢測電路結(jié)構(gòu)圖

根據(jù)電路結(jié)構(gòu)可以直接計算得出電路理論上實現(xiàn)電流縮小3600倍。電路中各個晶體管尺寸的最終確定是通過對不同器件尺寸電路的仿真結(jié)果對比得到的。

3 優(yōu)化及其仿真

首先確定對于晶體管柵長的選取。根據(jù)電流鏡結(jié)構(gòu)特點，通常電流鏡中的所有晶體管都采用相同的柵長。在設(shè)計時還需要考慮最終流片時所采用工藝的要求。本次流片采用的是0.5 μm的工藝，因此L值亦不能過小，否則電路的性能會對工藝準(zhǔn)確度有很大的依賴性。通過對不同長度下電路仿真結(jié)果(如圖2所示)的分析，可以知道在L=1 μm時電路的線性度最佳，能夠很好地滿足合理的精度要求。

圖2 MOS管L值對電路性能影響仿真

綜合考慮各方面因素，在選取MOS管的柵長時最終確定L=1 μm為較優(yōu)方案進行電路的搭建。這也說明了電流鏡結(jié)構(gòu)中應(yīng)采用改變MOS管的寬度調(diào)節(jié)電流的比例。

接下來討論晶體管寬度的確定。晶體管寬度的比例值直接決定了整個電路對電流縮小的倍數(shù)。圖3是晶體管寬度取2~8 μm依次改變下的仿真結(jié)果圖。

需要注意的是當(dāng)寬度較大時，整個晶體管所占面積也會明顯增加，另外使用NMOS管和PMOS管的數(shù)量也會對電路性能產(chǎn)生一定的影響。所以綜合考慮電路變化倍數(shù)的需要、精度的要求以及版圖面積等多方面因素，最終確定圖1中給出的電路結(jié)構(gòu)。

圖3 不同寬度下的電路性能仿真

4 性能仿真及測試結(jié)果

4.1 仿真結(jié)果

首先，對電路的輸出特性進行仿真測試。給電路增加不同阻值的負(fù)載R1,分別進行仿真測試，觀察其輸出特性變化，結(jié)果如圖4所示。[!--empirenews.page--]

圖4 不同R1下的電路性能仿真

從圖4中可以很清楚地看到，當(dāng)電路加載不同負(fù)載時電路的輸出結(jié)果幾乎完全重合，說明負(fù)載對輸出結(jié)果基本沒有影響。這個結(jié)果很好地說明了該電路結(jié)構(gòu)具有很穩(wěn)定的輸出特性，電路設(shè)計能夠較好地實現(xiàn)穩(wěn)定輸出的設(shè)計目標(biāo)。

同時從圖4中標(biāo)注的兩個特殊點可以很好地看出這種電路結(jié)構(gòu)最終實現(xiàn)電路電流變化值與理論值相差較小。對電路進行的后仿真結(jié)構(gòu)與前仿結(jié)果相差甚小，所以可以說整個電路在考慮到了工藝波動性的前提下，能夠基本滿足線性度的要求，正常實現(xiàn)電路功能。

4.2 測試結(jié)果

圖5為電流檢測電路最終進行流片時的版圖?？梢钥吹秸麄€電路核心幾乎全部是由MOS管構(gòu)成。表l是對芯片中該電路進行測試的最終結(jié)果，由于測試條件限制，只能給出一些不連續(xù)的電流值點作為輸入。在測試中，我們對多個電路進行了測量，大部分電路的測試結(jié)果都比較接近，表l給出了其中較為典型的兩組數(shù)據(jù)。

圖5 電流檢測電路的版圖

表l 較為典型的兩組測試數(shù)據(jù)

通過測試結(jié)果可以看出整個電路基本實現(xiàn)了設(shè)計的功能要求，完成了將電流縮小的功能。表格中給出的兩組數(shù)據(jù)結(jié)果的放大倍數(shù)與仿真結(jié)果相差不大，基本達到了設(shè)計要求。而在實際測試中還出現(xiàn)了一組偏差較大的數(shù)據(jù)，這些測試數(shù)據(jù)結(jié)果是選取不同5×5芯片內(nèi)的電路進行測試的。這說明由于工藝問題，不同位置的電路存在著一定的性能偏差，個別電路的性能可能不是十分理想。但這是在設(shè)計考慮之內(nèi)的工藝偏差，同時也說明了該工藝存在著不穩(wěn)定性。

為了更直觀地看到電路電流變化特性，我們將表l的第二組數(shù)據(jù)繪制成曲線，結(jié)果見圖6.通過數(shù)據(jù)整理計算，可以知道測試結(jié)果與仿真結(jié)果相差1 μA左右，并且當(dāng)輸入電流值越大，偏差會略有所減小，相對得到的輸出電流的精度越高。整個電路能夠較好地實現(xiàn)電路縮小功能，并且能夠達到設(shè)計要求的3600倍的縮小值。同時測試結(jié)果的線性度在合理范圍之內(nèi)。

整體上，最終的測試結(jié)果是可以被接受的，這說明電路能夠較好地實現(xiàn)其功能。

5 數(shù)據(jù)提取

隨著信息產(chǎn)業(yè)的飛速發(fā)展，IP核的使用日益受到業(yè)界關(guān)注。據(jù)Dataquest統(tǒng)計，IP核已經(jīng)成為一項產(chǎn)業(yè)。而該電路的設(shè)計正是為了實現(xiàn)IP核模塊的設(shè)計，所以在完成基本的電路設(shè)計以及流片、測試工作之后，還要對相關(guān)數(shù)據(jù)進行打包處理，以便于IP核的復(fù)用。數(shù)據(jù)處理包括提取電路的LEF文件以及邏輯功能(Verilog-A代碼)的編寫工作。

圖6 電流檢測電路測試結(jié)果圖

LEF文件的產(chǎn)生使用的是Cadence公司的數(shù)據(jù)提取工具Abstracts Generating進行IP核數(shù)據(jù)提取。Abstract主要根據(jù)三種基本數(shù)據(jù)--TECH.lef、需要提取的各電路版圖信息(GDSII)和MAP對電路各種器件、管腳信息進行提取，得到lef文件abstract.lef.

邏輯功能是用一種高層次模擬電路硬件描述語言Verilog-A代碼進行編寫的。圖7展示了該代碼經(jīng)過仿真驗證結(jié)果與上面電路結(jié)構(gòu)的仿真基本一致，說明所寫代碼能夠正常實現(xiàn)電流檢測的功能。這樣就完成了對該電路邏輯功能的編寫以及數(shù)據(jù)提取的基本工作，為IP核的復(fù)用提供了數(shù)據(jù)支持。

圖7 VerilogA代碼仿真結(jié)果

6 結(jié)語

本文中的電流檢測電路采用有源器件完成電路設(shè)計，基本實現(xiàn)了電流檢測的功能，在電路設(shè)計過程中綜合考慮性能要求以及工藝限制進行結(jié)構(gòu)的優(yōu)化。