UART(UniversalAnynchrONousReceiverTransmitter，通用異步接收發(fā)送器)是廣泛應用的串行數(shù)據傳輸協(xié)議之一，其應用范圍遍及計算機外設、工控自動化等場合。雖然USB傳輸協(xié)議比UART協(xié)議有更高的性能，但電路復雜開發(fā)難度大，并且大多數(shù)的微處理器只集成了UART，因此UART仍然是目前數(shù)字系統(tǒng)之間進行串行通信的主要協(xié)議。
隨著FPGA的廣泛應用，經常需要FPGA與其他數(shù)字系統(tǒng)進行串行通信，專用的UART集成電路如8250，8251等是比較復雜的，因為專用的UART集成電路既要考慮異步的收發(fā)功能，又要兼容RS232接口設計，在實際應用中，往往只需要用到UART的基本功能，使用專用芯片會造成資源浪費和成本提高?？梢詫⑺枰腢ART功能集成到FPGA內部，實現(xiàn)FPGA與其他數(shù)字系統(tǒng)的直接通信，從而簡化了整個系統(tǒng)電路，提高了可靠性、穩(wěn)定性和靈活性。
1 UART簡介
基本的UART通信只需要兩條信號線(RXD，TXD)就可以完成數(shù)據的相互通信，接收與發(fā)送是全雙工形式，其中TXD是UART發(fā)送端，RXD是UART接收端。UART基本特點是：在信號線上有兩種狀態(tài)，可分別用邏輯1(高電平)和邏輯0(低電平)來區(qū)分。在發(fā)送器空閑時，數(shù)據線應保持在邏輯高電平狀態(tài)。發(fā)送器是通過發(fā)送起始比特而開始一個字符傳送，起始比特使數(shù)據線處于邏輯0狀態(tài)，提示接收器數(shù)據傳輸即將開始。數(shù)據位一般為8位一個字節(jié)的數(shù)(也有6位7位的情況)，低位(LSB)在前，高位(MSB)在后。校驗位一般用來判斷接收的數(shù)據位有無錯誤，一般是奇偶校驗。停止位在最后，用以標志UART一個字符傳送的結束，它對應于邏輯1狀態(tài)，UART數(shù)據幀格式如圖1所示。
圖1 UART數(shù)據幀格式
2 UART功能實現(xiàn)
UART可以分解為3個子模塊：波特率發(fā)生器模塊;發(fā)送模塊;接收模塊。UART的功能主要由VHDL硬件描述語言編程，圖2是編譯后生成的圖元SCI，它包括了UART的最主要的部分，即發(fā)送模塊和接收模塊。SCI的外部口線可分為3類：
一是與數(shù)字系統(tǒng)的接口，包括數(shù)據DATA[7.0]，片選CS，讀寫RD、WR，狀態(tài)RDFULL、TDEMPTY.這部分接口完成的功能是將待發(fā)送的數(shù)據寫入SCI或從SCI讀出已接收到的數(shù)據。
二是串行通信接口2條線RXD、TXD，其中RXD是接收數(shù)據線、TXD是發(fā)送數(shù)據線，因此，SCI實現(xiàn)的是全雙工通信的設計。
三是系統(tǒng)控制線RESET、CLK，RESET為模塊復位輸入，CLK為模塊時鐘輸入，通信的波特率由CLK來決定(實際的波特率是CLK/4)。
基于UART接口功能的實現(xiàn)設計
圖2 UART的圖元模塊結構
RDFULL、TDEMPTY為兩個狀態(tài)標志位，RDFULL為輸入寄存器滿標志，高電平表示已經接收到一個有效數(shù)據并存儲到輸入數(shù)據寄存器中，當CS、RD有效將數(shù)據讀出后變?yōu)榈碗娖綗o效。
TDEMPTY為輸出寄存器空標志，高電平表示由CS、WR有效寫入到輸出寄存器的數(shù)據已經發(fā)送完畢，可以向輸出寄存器寫入另外待發(fā)送的數(shù)據，低電平時表示數(shù)據目前正在發(fā)送中。
2.1 發(fā)送模塊設計
發(fā)送模塊由發(fā)送控制進程、寫數(shù)據進程、并/串轉換進程、狀態(tài)操作進程等進程構成。其中，最主要的是發(fā)送控制進程，在發(fā)送控制進程中聲明了一個6比特的變量scit_v，由它的取值(狀態(tài)機)狀態(tài)來控制整個發(fā)送過程。scit_v被分為高四位的sh_t和低兩位的sl_，tscit_v在系統(tǒng)復位后被賦初值28(011100B)，每來一個時鐘scit_v增量，每來四個時鐘sh_t增量，當sh_t為0111B時發(fā)送起始位，sh_t為1000~1111B時發(fā)送8比特的數(shù)據。下面給出的是發(fā)送控制進程和發(fā)送接收數(shù)據進程的原代碼：
-----數(shù)據發(fā)送控制進程-----
PROCESS(clk，reset)
variablescit_v:integerrange0to63;
variablescit_s:STd_LOGIC_vector(tdownto0);
BEGIN
IF(reset=0‘)’THEN
scit_v：=0;--“000000”
ELSIF(clkE‘VENTANDclk=1’)‘THEN
IF(scit_v<=27)THEN
IF(tdEMPTY_s=0’‘ANDwr=1’)‘THEN
scit_v：=28;--sci_v=“011100”
ELSE
scit_v：=0;
ENDIF;
ELSE
scit_v：=scit_v+1;
ENDIF;
ENDIF;
scit_s：=conv_std_logic_vector(scit_v，6);
scit<=TO_STDULOGICVECTOR(scit_s);
ENDPROCESS;
------數(shù)據的串行發(fā)送-----
PROCESS(sh_t)
BEGIN
CASEsh_tIS
WHEN“0111”=>txd<=0’;‘
WHEN“1000”=>txd<=din_latch(0);
WHEN“1001”=>txd<=din_latch(1);
WHEN“1010”=>txd<=din_latch(2);
WHEN“1011”=>txd<=din_latch(3);
WHEN“1100”=>txd<=din_latch(4);
WHEN“1101”=>txd<=din_latch(5);
WHEN“1110”=>txd<=din_latch(6);
WHEN“1111”=>txd<=din_latch(7);
WHENOTHERS=>txd<=1’;‘
ENDCASE;
ENDPROCESS;
圖3給出的是發(fā)送數(shù)據的仿真圖。當CS和WR有效時寫入數(shù)據55H，同時EMPTY被置成無效狀態(tài)，開始數(shù)據的發(fā)送，從圖中可以看到TXD上電平的變化過程，當發(fā)送結束后EMPTY變?yōu)橛行А?/p>
圖3 發(fā)送數(shù)據的仿真波形
2.2 接收模塊設計
UART接口模塊由接收控制進程、讀數(shù)據進程、接收數(shù)據串/并轉換進程、狀態(tài)操作進程等進程構成。
在接收控制進程中同樣聲明了一個6比特的變量scir_v，由它的取值(狀態(tài)機)狀態(tài)來控制整個接收過程。其控制過程同發(fā)送模塊相似，這里不再贅述。下面給出的是接收數(shù)據進程的源代碼：
----接收行數(shù)據的串/轉換進程---
PROCESS(clk，reset)
BEGIN
IF(reset=0’)‘THEN
d_fb<=“00000000”;
ELSIF(clkE’VENTANDclk=0‘)’THEN
IF((sh_r>=“1000”)AND(sh_r<=“
1111”)AND(sl_r=“01”))THEN
d_fb(7)<=rxd;
FORiIN0TO6LOOP
d_fb(i)<=d_fb(i+1);--d_fb(0)被移
出;d_fb(7)被移空
ENDLOOP;
ENDIF;
ENDIF;
ENDPROCESS;
圖4給出的是接收數(shù)據的仿真圖。當rxd出現(xiàn)低電平后便啟動一次接收過程，當8比特的數(shù)據接收完畢后，rxd變?yōu)楦唠娖?，同時將RDFULL信號置為高電平有效，RDFULL有效表示接收寄存器已經存儲了一個剛剛接收到的數(shù)據，當CS和RD有效時將數(shù)據(實際接收到的數(shù)據是2AH)讀出，同時RDFULL被置成無效狀態(tài)。
圖4 接收數(shù)據的仿真波形
2.3 波特率發(fā)生器模塊
波特率發(fā)生器實際是一個分頻器，分頻器的輸出連接到SCI的CLK輸入端，且應為實際波特率的4倍頻。因為在發(fā)送和接收控制進程中，狀態(tài)機由一個6比特的寄存器(cit_v、cir_v)的高4位(sh_r、sh_t)進行控制，而高4位的狀態(tài)改變需要4個CLK時鐘(低2位向高4位進位)。當SCI與SCI進行通信時，通信雙方波特率選擇一致即可，當SCI同MCU通信時，SCI的波特率選擇同MCU定時器的溢出率即可，當SCI需要同PC通信時，才將SCI的波特率定制成：1.2Kbps，2.4Kbps，4.8Kbps直到115.2Kbps，這時要求SCI的晶體振蕩頻率要足夠高來滿足波特率的匹配，或采用(11.0592或22.1184MHz)的特殊晶體來滿足特率的匹配要求。
3 結論
將SCI下載到EPF10K10芯片中，40MHz有源晶振沒有進行分頻直接驅動SCI模塊，用ICL57176進行RS485轉換，用100m的網線進行了SCI與SCI之間全雙工通信。測試結果表明波特率達到10Mbps時通信是正確的。
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