雙方在10納米FinFET工藝上的合作可使客戶即刻啟動設(shè)計

Cadence設(shè)計系統(tǒng)公司今日宣布，其數(shù)字和定制/模擬分析工具已通過臺積電公司16FF+制程的V0.9設(shè)計參考手冊(Design Rule Manual，DRM) 與SPICE認證，相比于原16納米FinFET制程，可以使系統(tǒng)和芯片公司通過此新工藝在同等功耗下獲得15%的速度提升、或者在同等速度下省電30%。目前16FF+ V1.0認證正在進行中，計劃于2014年11月實現(xiàn)。Cadence也和臺積電合作實施了16FF+ 制程定制設(shè)計參考流程的多處改進。此外，Cadence也在與TSMC臺積電合作10納米FinFET制程，Cadence的技術(shù)已經(jīng)為支持早期投入10納米的定制設(shè)計做好準備。

Cadence定制/模擬和數(shù)字設(shè)計實現(xiàn)和簽收工具已獲得臺積電驗證，客戶通過高性能的參考設(shè)計流程能實現(xiàn)最快速的設(shè)計收斂。通過16FF+認證的Cadence工具包括：Encounter® 數(shù)字設(shè)計實現(xiàn)系統(tǒng)(Digital Implementation System)、Tempus™ 時序Signoff解決方案、Voltus™ IC電源完整性解決方案、Quantus™寄生參數(shù)提取解決方案 (Quantus™ QRC Extraction Solution)、Virtuoso® 定制設(shè)計平臺、Spectre®仿真平臺、物理驗證系統(tǒng)、Litho 物理分析儀和CMP 預(yù)報器。

CDRF的優(yōu)化內(nèi)容包括一個整合進Virtuoso 模擬設(shè)計環(huán)境GXL的臺積電專用應(yīng)用程序編程接口(API)，能加快統(tǒng)計仿真流程，一種利用模塊生成器(ModGen)技術(shù)的新的設(shè)計方法學(xué)，用來設(shè)計FinFET器件陣列，以避免密度梯度的影響，同時更引入電氣預(yù)知設(shè)計(EAD)平臺在設(shè)計實現(xiàn)過程中實時地提取和分析寄生效應(yīng)和電遷移(EM)錯誤。流程中使用到的Cadence工具包括Virtuoso定制設(shè)計平臺、集成的在線物理驗證系統(tǒng)、物理驗證簽收系統(tǒng)、Quantus寄生參數(shù)提取方案、Spectre仿真平臺、Voltus-Fi定制電源完整性解決方案和Litho電子分析工具。

Cadence在今天也宣布了針對臺積電16納米FinFET+的一系列IP。

臺積電設(shè)計基礎(chǔ)架構(gòu)市場部高級總監(jiān)李碩表示：“我們和Cadence密切合作認證工具，讓客戶受益于臺積電16納米FinFET+制程的高性能和低功耗。我們的設(shè)計工具和制造工藝都經(jīng)過了測試，以確保他們能無縫的協(xié)同工作，讓客戶能夠?qū)崿F(xiàn)減少迭代和提升可預(yù)測性。除此之外，我們還在積極地和Cadence合作10納米FinFET制程，我們雙方的聯(lián)合流程已經(jīng)為早期的定制設(shè)計做好了準備。”

Cadence資深副總裁兼首席策略官徐季平博士表示：“創(chuàng)新是我們公司秉承的核心精神，也是我們持續(xù)投資與合作伙伴臺積電共同開發(fā)16納米和10納米FinFET技術(shù)的主要原因，臺積電和Cadence緊密合作力求突破，讓我們的客戶始終站在芯片技術(shù)的最前沿。全球最新移動設(shè)備的供應(yīng)商早已受益于16納米FinFET+設(shè)計流程，進而準備采用10納米FinFET技術(shù)，以克服設(shè)計的復(fù)雜度、加快上市時間。”