進行這種折中處理可得到一個用于 FET 選擇的非常有用的起始點。通常，作為設計過程的一個組成部分，你會有一套包括了輸入電壓范圍和期望輸出電壓的規(guī)范，并且需要選擇一些 FET。另外，如果你是一名 IC 設計人員，你還會有一定的預算，其規(guī)定了 FET 成本或者封裝尺寸。這兩種輸入會幫助您選擇總 MOSFET 芯片面積。之后，這些輸入可用于對各個 FET 面積進行效率方面的優(yōu)化。

首先，F(xiàn)ET 電阻與其面積成反比例關(guān)系。因此，如果為 FET 分配一定的總面積，同時您讓高側(cè)面積更大(旨在降低其電阻)，則低側(cè)的面積必須減小，而其電阻增加。其次，高側(cè)和低側(cè) FET 導電時間的百分比與 VOUT/VIN 的轉(zhuǎn)換比相關(guān)，其首先等于高側(cè)占空比 (D)。高側(cè) FET 導通 D 百分比時間，而剩余 (1-D) 百分比時間由低側(cè) FET 導通。圖 1 顯示了標準化的傳導損耗，其與專用于高側(cè) FET 的 FET 面積百分比(X 軸)以及轉(zhuǎn)換因數(shù)(曲線)相關(guān)。很明顯，某個設定轉(zhuǎn)換比率條件下，可在高側(cè)和低側(cè)之間實現(xiàn)最佳芯片面積分配，這時總傳導損耗最小。低轉(zhuǎn)換比率條件下，請使用較小的高側(cè) FET。反之，高轉(zhuǎn)換比率時，請在頂部使用更多的 FET。面積分配至關(guān)重要，因為如果輸出增加至 3.6V，則針對 12V：1.2V 轉(zhuǎn)換比率(10% 占空比)進行優(yōu)化的電路，其傳導損耗會增加 30%，而如果輸出進一步增加至 6V，則傳導損耗會增加近 80%。最后，需要指出的是，50% 高側(cè)面積分配時所有曲線都經(jīng)過同一個點。這是因為兩個 FET 電阻在這一點相等。

注意：電阻比與面積比成反比

通過圖 1，我們知道 50% 轉(zhuǎn)換比率時出現(xiàn)最佳傳導損耗極值。但是，在其他轉(zhuǎn)換比率條件下，可以將損耗降至這一水平以下。附錄 1 給出了進行這種優(yōu)化的數(shù)學計算方法，而圖 2 顯示了其計算結(jié)果。即使在極低的轉(zhuǎn)換比率條件下，F(xiàn)ET 芯片面積的很大一部分都應該用于高側(cè) FET。高轉(zhuǎn)換比率時同樣如此;應該有很大一部分面積用于低側(cè)。這些結(jié)果是對這一問題的初步研究，其并未包括如高側(cè)和低側(cè)FET之間的各種具體電阻值，開關(guān)速度的影響，或者對這種芯片面積進行封裝相關(guān)的成本和電阻等諸多方面。但是，它為確定 FET 之間的電阻比提供了一個良好的開端，并且應會在FET選擇方面實現(xiàn)更好的整體折中。

附錄：圖 2 的推導過程

將高側(cè)面積比總 FET 面積定義為 . (注意：其為電阻比的倒數(shù)。) 讓上面的方程式等于零，然后代入。