現在繼電保護或者測控裝置的CPU大都使用TI的DSP或者飛思卡爾的POWERPC處理器，這些處理器速度快，主頻已經達到幾百M甚至1 G，但是這類裝置的顯示部分還是在使用基于行驅動器KSOl07B和列驅動器KS0108B的液晶顯示模塊。這些液晶顯示模塊價格低，控制簡單，但液晶控制器速度慢，每寫入1個字節(jié)的數據或命令大約需要5μs。一般情況下，液晶顯示模塊控制方式有高速CPU直接控制和附加單片機協助高速CPU控制液晶顯示模塊兩種。前者產生的問題是處理器與液晶顯示模塊的速度嚴重失配，大大占用CPU的開銷，后者產生的問題是系統(tǒng)結構復雜，增加了系統(tǒng)開發(fā)的難度。因此這里提出一種利用XIUNX公司可編程邏輯器件FPGA實現異步FIFO和有限狀態(tài)機控制液晶顯示模塊的方法，CPU只需要把顯示數據寫入高速FIFO緩沖器，寫完一整屏數據后，由FPGA實現的液晶控制模塊讀出數據并寫入到液晶模塊，這樣可以大幅度提高CPU的利用率，同時系統(tǒng)結構簡單，易于實現。

1 液晶顯示模塊介紹
    128×64液晶顯示模塊是使用2片KS0108B作為列驅動器，1片KS0107B作為行驅動器組成的，另外還帶有負壓發(fā)生電路。由于KS0107B不與FPGA發(fā)生聯系。因此只要提供電源就能產生行驅動信號以及各種同步信號。每個KS0108B器件控制8頁(每頁8行像素)、64列像素的屏幕區(qū)域，因此兩個列控制器正好控制64行、128列的像素矩陣，左右半屏由其，引腳控制選擇。列控制器KS0108B的主要特點如下：內置64×64共4 096位顯示RAM，RAM中每位數據對應LCD屏上一個點的亮暗狀態(tài)；64路列驅動輸出；讀寫操作時序與68系列微處理器相符，因此，它可直接與68系列微處理器接口相連；占空比為1／32～1／64。圖1為KS0108B的顯示RAM的地址結構。表1為128×64液晶顯示模塊的指令列表，表2為其引腳功能描述。

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2 基于免費IP核實現異步FIFO的設計
    設計所用的FPGA器件是XIUNX公司的XC3S100E，XC3S100E是SPARTAN3E系列的一款最低容量的FPGA，此系列FPGA利用90 nm工藝實現低成本高容量的需求，XC3S100E具有以下資源：2160個邏輯單元；RAM資源87 kb(其中BLOCK RAM 72 kb，分布式RAM 15 kb)；2個DCM；4個乘法器：可實現FIFO等多個IP核。
    在XILINX ISElO．1集成開發(fā)工具下，容易利用XININX免費IP核實現異步FIFO。異步FIFO是在2個相互獨立的時鐘域下，數據在一個時鐘域寫入FIFO，而在另一個時鐘域下又從該FIFO中將數據讀出。異步FIFO通常被用來將數據從一個時鐘域安全傳送到另一個時鐘域。在本設計中，FIFO和液晶控制(LCD_CONTROL)模塊作為CPU和液晶顯示模塊之間的橋梁，使用FIFO作為輸入緩沖器，由CPU將需要顯示的字符或者圖形數據寫入FIFO，每寫完一屏需要顯示的字符以及圖形便向液晶控制模塊發(fā)送一個高電平信號，用來通知液晶控制模塊讀取FIFO中的圖形或者字符數據，以便將此數據寫入到128x64單色液晶顯示模塊中，這樣比CPU直接控制液晶模塊效率要高的多。[!--empirenews.page--]
    異步FIFO中的寫時鐘WR_CLK、WR_EN以及FULL標志是用來控制數據寫入的，在時鐘的上升沿，如果寫使能有效，則數據就會寫入FIF0，如果持續(xù)寫入，數據就會寫滿，這時FULL信號就會有效，表示FIF0已經寫滿。同理讀時鐘RD_CLK、RD_EN以及EMPTY標志是用來控制數據讀出的，在時鐘的上升沿，如果讀使能有效，則數據就會讀出FIFO，如果持續(xù)讀出，數據就會讀空，這時EMPTY信號就會有效，表示FIF0已經讀空。FULL／EMPTY標志能夠防止數據上溢和上溢，也可以用來控制數據的寫入和讀出。在本設計中，FULL標志表示CPU已經把FIF0寫滿，液晶控制模塊開始把FIFO中的數據讀出同時寫到液晶顯示模塊中。EMPTY標志表示液晶控制模塊已經把FIFO讀空，即把FIF0中所有的數據寫入到液晶顯示模塊中。實際上，在本設計中，FULL／EMPTY就是CPU和液晶控制模塊的握手信號，當FIF0空時，CPU才可以往液晶控制模塊中寫入數據，當FIF0寫滿時，液晶控制模塊才能從FIF0中讀取數據。圖2為系統(tǒng)設計框圖，圖中寫入控制邏輯部分包括譯碼和信號整形電路，通過這些電路使CPU向FIFO寫數據時寫使能信號WR_EN，寫時鐘信號WR_CLK的正確的時序關系，實現數據正確寫入。

    異步FIF0 IP核的參數指標直接影響FIFO的寫入速度，首先FIF0的寫入速度快能夠減少CPU的開銷，使CPU寫滿FIF0花費時間更少，這樣CPU可以有更多時間完成實時性更高的任務。其次FIFO的存儲深度要適宜，深度過大造成資源的浪費，深度過小會造成控制復雜，這樣將占用更多的邏輯資源，同時會降低整個系統(tǒng)的可靠性。本設計中的異步FIFO是利用ISEl0．1中的參數化的IP核在XC3S100E器件的實現。由于液晶顯示模塊共有128 x64個像素，每個字節(jié)可以控制8個像素，所以一個整屏共占用l 024個字節(jié)的緩沖區(qū)，所以在參數化的FIF0設計中選擇FIF0深度為1 024，寬度為8位。

3 基于FPGA的液晶控制模塊
    由液晶指令列表(表1)和KS0108B的顯示RAM地址結構(圖1)可以看出，128x64液晶顯示模塊的控制相對簡單，頁地址范圍為B8H～BFH，列地址范圍為40H～7FH，數據為縱向讀寫，即每頁的第l行對應BD0，第8行對應BD7。控制器KS0108的指令總共7條，即：指令顯示開關設定3EH／3FH：顯示起始行設定C0H～FFH：頁地址設定B8H～BFH：列地址設定40H～7FH；狀態(tài)讀取；寫數據；讀數據。

  [!--empirenews.page--]  由于在向液晶顯示模塊寫數據和命令前，都要回讀液晶顯示模塊狀態(tài)。如果模塊內部的控制器處于忙狀態(tài)，這時就要等待，直到液晶顯示模塊的控制器處于空閑狀態(tài)才能向模塊寫數據和命令。從液晶顯示模塊手冊可以看到如果將數據或者命令寫入液晶顯示模塊，主要是正確控制數據、命令寫入時序。為了實現液晶控制命令或者數據的正確寫入，這里設計了一個有限的狀態(tài)機，其狀態(tài)轉移圖如圖3所示。從該狀態(tài)轉移圖可以看出，此狀態(tài)機共有8個狀態(tài)，分別是：空閑、顯示開關設置、顯示起始行設置、數據頁設置、數據起始列設置、回讀、數據裝載、寫數據。如果FIF0沒有數據或者數據未寫滿，狀態(tài)機一直在空閑狀態(tài)。當FIF0滿時，狀態(tài)機就依次進入顯示開關設置狀態(tài)(顯示打開，寫入命令代碼3FH)、顯示起始行設置狀態(tài)(設置顯示起始行，寫入命令代碼COH)、數據頁設置狀態(tài)(設置起始頁，寫人命令代碼B8H)、數據起始列設置狀態(tài)(設置起始列，寫入命令代碼40H)，之后就進人數據裝載，寫數據，狀態(tài)回讀的循環(huán)中，每寫完l列，液晶模塊的列地址自動加l，直到寫完一頁(64列)，頁地址加1，重新設置頁序號，數據起始列，再進入寫數據，狀態(tài)回讀的循環(huán)中，直到寫完l片KS0108B控制的顯示存儲區(qū)。在控制第2片KS0108B時，FPGA液晶控制模塊自動選通另一片KS0108B，重新設置該片液晶控制器．寫入命令和數據，直到寫滿整個顯示RAM。圖4為FPGA實現的液晶控制模塊的仿真。其中E為使能信號，CSA_N、CSB_N為液晶顯示模塊內部液晶顯示控制的片選信號，低電平有效；D_I位數據命令選擇信號，RW為讀寫信號，FULL為FIF0滿信號，BD為數據總線，ENABLE為液晶控制模塊的使能信號，RESET_N為系統(tǒng)復位信號。從圖4中可以看出：當FIF0滿且有效時，也就是FULL=1時，液晶控制狀態(tài)機依次從空閑狀態(tài)寫入命令代碼3FH(顯示開關打開)、COH(顯示起始行設為0)、B8H(起始頁地址設為0)、40H(列地址設為0)，之后就進入數據裝載，寫數據，狀態(tài)回讀的循環(huán)中，直到把整個液晶顯示模塊顯示RAM寫滿，FPGA實現的液晶控制模塊重新進入空閑狀態(tài)，等待CPU把整個異步FIFO寫滿。

    由于液晶模塊速度很慢，在用CPU直接控制時，CPU寫數據和命令的時間twrite≥1μs，而且寫數據和命令之前要有一個讀忙的時間tbu-sy，大約為4μs的時間，所以寫數據和命令總的時間約為5μs，寫滿整屏時間為5μs×1 024=5．12 ms，如果用CPU直接寫入FIF0，因為現在的控制器總線速度很快，假設寫入一個字節(jié)數據需要50 ns，則寫滿一整屏需要50 nsX1024=0．0512 ms，約是原來時間的1／100，節(jié)省了5 ms，提高了CPU的利用率。

4 結束語
    本文利用XIUNX SPARTAN3E系列FPGA器件實現異步FIFO和液晶控制功能模塊的設計，CPU不用直接控制液晶模塊，也不用增加單片機協助CPU控制液晶模塊，CPU只需把顯示的數據寫入FPGA實現的FIF0緩沖區(qū)，剩下的任務交給FPGA實現的液晶控制模塊處理，以便CPU去處理實時性高的任務，大大提高了CPU的利用率。