摘要：針對高速信號處理系統(tǒng)中數據總線傳輸的瓶頸問題，采用二維DMA方式進行外設高速緩存到DSP內核的數據塊實時傳輸。對二維DMA控制和狀態(tài)寄存器組進行編程控制，結合FPGA與DSP鏈路接口設計，將存儲區(qū)的數據塊作為一個數據陣列進行傳輸，使DSP在DMA中斷中獲得數據。試驗結果證明，二維DMA傳輸方式可解決高速外設數據塊的連續(xù)傳輸和處理問題，保證整個系統(tǒng)并行信號處理流水線的順序執(zhí)行，是一種解決數據總線傳輸瓶頸問題的實用方法。目前該技術已成功應用于某水聲測量系統(tǒng)中。
關鍵詞：ADSP-TS201；二維DMA；LVDS；鏈路口

0 引言
    隨著數字濾波技術在水聲信號處理中的廣泛應用，在降低系統(tǒng)硬件復雜度的同時，對數字信號處理的實時性也提出了更高要求。數字濾波器處理后的大量數據需要實時高效地傳輸給DSP內核，以便進行相應的數字信號處理；為了提高工作效率，信號處理系統(tǒng)通常會采用流水線操作。另外為了不打斷系統(tǒng)的運行流水線，數據傳輸不僅要滿足實時高速傳輸的要求，還需具備DSP內核并行處理的排列順序要求。
    DMA(Direct Memory Access)是在處理器內核不干預情況下的后臺高速數據傳送機制，不占用DSP內核的處理時間，特別是二維DMA數據傳輸方式，能夠將數據塊按要求順序傳輸。本文以ADSP-TS201S(以下簡稱TS201)為例，針對二維DMA數據傳輸方式進行探討。

1 TS201的DMA傳輸
1．1 DMA簡介與分析
    TS201內核工作頻率高達600 MHz，是一款性能極高的靜態(tài)超標量處理器，專對復雜信號處理任務和通信結構進行了優(yōu)化，其Tiger SHA RC靜態(tài)超標量結構使DSP每周期能夠同時執(zhí)行4條指令，24個16位定點運算和6個浮點運算。支持14個DMA通道，可完成片內存儲器、片外存儲器、存儲器映射外設、鏈路口、主機處理器和其他處理器(如FPGA)之間的低開銷高速傳輸。TS201片內的DMA控制器允許將數據傳輸作為一個后臺任務執(zhí)行，從而將處理器核釋放出來，進行其他數字信號處理操作。在復雜信號處理系統(tǒng)中，特別是需要大量數據傳輸和搬移的操作系統(tǒng)，采用DMA方式可以釋放處理器內核，提高工作效率。
1．2 TS201的鏈路口DMA
    TS210具有適合多DSP并行處理的突破性體系結構，除了多條獨立的128位寬數據總線外，具有4位寬的4個雙向LVDS(Low Voltage Differ ential Signaling)鏈路口是其組成并行系統(tǒng)的關鍵。鏈路口可以直接由處理器核控制，也可以由DMA控制器控制，每個鏈路口的接收和發(fā)送都有指定的DMA通道。通過編程控制可以將鏈路口設置成4位并行或者1位的方式進行傳輸。
    TS201鏈路口通過寫TX緩沖寄存器完成數據的發(fā)送，讀取RX緩沖寄存器數據完成數據的接收。只要TX移位寄存器為空，所有寫TX緩沖區(qū)的數據都會拷貝到移位寄存器。當RX移位寄存器為空，或者RX緩沖器有多余的空間可以從RX移位寄存器接收完整的4個字的接收數據時，接收方才允許數據輸入。RX緩沖器為空，有4個字的接收已經完成，才會從移位寄存器讀入數據。如果RX緩沖器已滿，會將數據拷貝至RX臨時接收緩沖器內，一直保持到RX緩沖器為空。片上每個鏈路口都與2個DMA通道相連，分別進行數據的發(fā)送和接收。2個DMA通道都與內部寄存器、外部寄存器及其他鏈路口緩沖器相連接。鏈路口收發(fā)結構見圖1所示。

1．3 二維DMA
    TS201可以尋址和傳輸1個二維存儲陣列，二維DMA將存儲區(qū)的數據塊作為1個數據陣列進行傳輸，這對制定矩陣操作的DSP算法十分有用。存儲器中的二維存儲塊可以通過鏈路口向外發(fā)送，由鏈路口接收的數據塊也可以按照二維存儲陣列的形式保存到存儲器中。接收端存儲器矩陣的大小可以與發(fā)送端的不同，只要兩邊所含的總字節(jié)數相等即可。二維DMA的優(yōu)點如下：
    (1)允許任意一個矩陣區(qū)域的數據交叉存取，以一種比較直觀的處理順序將數據放入存儲區(qū)。例如，將同一個A／D經過不同數字濾波器后的并行數據，以數據塊的形式進行搬移，自動存入各自的高速緩存區(qū)或片內存儲區(qū)。
    (2)能夠實時高效地完成數據塊存取。DMA控制器和DSP內核同時存取向不同存儲塊的操作均可在一個時鐘周期內完成。例如，當DSP內核對一子存儲塊的數據進行操作時，DMA可以向另一個存儲塊存放數據。在某些條件下，甚至可以同時訪問同一個存儲塊。
    (3)允許有選擇的數據傳輸，即只選擇需要的輸入數據塊而不是全部數據。例如，系統(tǒng)在處理不同通道的數據時，可以在二維DMA傳輸過程中進行數據的實時更改與選擇。
    (4)鏈式二維DMA可以在DSP內核不干預的情況下進行無限制的多次DMA傳輸，并且每次操作的屬性和I／O都可以不同。
    (5)允許在一個激活的二維DMA鏈中插入高優(yōu)先級的鏈式DMA，能實時實現DMA鏈的更新，繼續(xù)二維DMA數據傳輸。
    假設某系統(tǒng)中存在4種并行數據(如并行A／D采集數據)的二維DMA傳輸，通過乒乓緩存的方式進行數據的轉存，其數據塊二維傳輸過程如圖2所示。

    圖2中的Data0…Data3表示連續(xù)產生的4路并行數據，Data00…Data0n表示Data0的n個數據塊。左側表示為原始輸入數據，例如A／D數據經過數字濾波器后的4路并行數據。中間表示為高速緩存區(qū)內部的一維排列數據，右邊表示經過二維DMA鏈路口傳輸后的二維數據塊排列。從圖中可以看出，二維DMA傳輸將原來不適合DSP流水線操作的數據，實時高效地傳輸到DSP內部，并將數據塊按照流水線要求順序排列存儲。
    TS201的二維DMA控制和狀態(tài)寄存器組，包括DMA控制寄存器、DMA狀態(tài)寄存器、清除寄存器和傳輸控制寄存器等。通過對寄存器組編程可以允許相應DMA產生中斷，整塊數據傳輸完畢后，DMA將產生中斷。中斷發(fā)生在計數寄存器減至0，而且是最后一個數據單元傳輸后。每個DMA控制塊都有自身的中斷，DMA中斷會鎖存在ILAT寄存器中，并由IMASK寄存器打開。但需要注意的是，DMA中的計數器必須是減到零，向計數器寄存器寫零并不會產生DMA中斷。[!--empirenews.page--]
    DMA傳輸控制塊寄存器是一個128位的四字組寄存器，含有DMA塊傳輸所需的控制信息。在DMA發(fā)送時，4個字包含了原數據的地址、將要發(fā)送的字數量、地址增量和控制位。在DMA接收時，4個字包含了目的地址、將要接收的字數據數量、地址增量和控制位，其結構如圖3所示。

    其中，DI寄存器是一個32位的DMA索引寄存器，它包括了將要發(fā)送或者接收的數據源地址或者目的地址，既可以指向內部寄存器和外部寄存器，也可以指向鏈路口。DX寄存器包含一個16位的汁數值和一個16位的修改量，計數值保存在高16位，修改量保存在低16位。如果使能了二維DMA，則該寄存器保存的只是X方向的計數值和修改量。計數值和修改量均以32位字為單位。DY寄存器和DX寄存器結合使用，該寄存器保存了Y方向上的16位修改量和16位計數值。如果只是進行一維的DMA傳輸，就不需要設置該寄存器。DP寄存器包含了DMA傳輸的所有控制信息。22位到31位包含了所有控制信息，0位到21位包含了鏈式信息。
    一般情況下啟動二維DMA的步驟如下：
    (1)保存TCB DI寄存器中的當前地址，啟動一個DMA存儲器周期。
    (2)在該周期內，將TCB DX增量寄存器中的X修改量與TCB DI寄存器中的當前地址相加。
    (3)TCB DX計數寄存器內容減1，若TCB DX計數寄存器值為零，則執(zhí)行第4步。
    (4)重新加載TCB DX計數寄存器值。
    (5)DMA寄存器中Y維增量加到TCB DI寄存器中的當前地址。
    (6)TCB DX計數寄存器內容減1。
    (7)若TCB DX計數寄存器值等于零，則DMA傳輸結束，在再次設置TCB前，需禁止它。

2 二維DMA應用
2．1 硬件設計
    水聲信號處理系統(tǒng)的復雜性和連續(xù)性要求信號處理系統(tǒng)具有較高的實時處理能力，所以設計時采用多片TS201來構成并行處理系統(tǒng)，以提高系統(tǒng)的數據處理能力。各DSP之間僅通過鏈路口無縫連接，片間連線少，降低了PCB布線難度和層數，節(jié)約了制板成本。此外，數據傳輸采用鏈路口的二維DMA方式，并不占用DSP內核的運算時間，可以提高處理板的實時性能，保證系統(tǒng)流水線操作的順利執(zhí)行。系統(tǒng)硬件結構圖見圖4所示。

    模擬輸入端采用2片18位的高速A／D進行模數轉換，每一片A／D的數據分別經過FPGA中的4個FIR濾波器，產生的8路并行數據通過鏈路口二維DMA傳送給DSP組，進行相應的數字信號處理。具體數據傳輸框圖見圖5所示。

    其中，①，②，…，⑧表示LVDS鏈路口數據傳輸順序；lal表示AD1數據經過FIRa濾波器后的低1 KB數據，lah表示AD1數據經過FIRa濾波器后的高1 KB數據。濾波后的A／D數據進入乒乓緩存，最后通過鏈路口將數據傳輸到DSP內部。這里要求，在下一個數據塊采樣結束之前，需要完成上一個數據塊的傳輸、濾波、相關及功率譜分析等一系列較為復雜的數據處理。由于AD1，AD2是同步采樣的，經過數字濾波器的數據通過LVDS鏈路口順序傳輸，為了減少數據塊調整和挑選的時間，這里采用鏈路口的二維DMA傳輸方式，可以快捷地將A／D采集的數據塊按照流水順序寫入DSP內部存儲區(qū)。
2．2 軟件設計
    以圖4中所示的FPGA與DSP0的L3鏈路口的二維DMA數據傳輸為例，假設數據塊大小設定為1 024點，其鏈路口數據排列順序如圖6所示。

    上標表示DSP0內部存儲區(qū)內的偏移地址，每次DMA中斷傳輸4×1 024個數據，即每次傳輸4行1 024列大小的數據，8次DMA中斷即可獲得一個時間片內的2個A／D采集數據經過4個FIR濾波器后的全部數據，而且數據塊按照DSP0的流水線順序排列。[!--empirenews.page--]
    DSP0軟件需要完成L3鏈路口的初始配置和接受中斷函數的設計，首先進行DSP系統(tǒng)時鐘和UART及FIR濾波器系統(tǒng)的初始設置，然后進行二維DMA寄存器控制和內存塊的分配，然后開啟硬件A／D采集，等待二維DMA中斷，進入中斷后獲得最終數據。軟件流程見圖7所示。

    二維DMA中斷處理代碼如下：
   
   
    其中的L3r_data為數據存儲區(qū)的首地址。

3 結語
    本文介紹了TS201的二維DMA傳輸，結合實例說明了鏈路口二維DMA設置及應用方法，給出軟件設置流程圖及關鍵代碼。實踐證明，二維DMA傳輸能夠保證大量數據的可靠傳輸，同時又解決了多處理器之間共用總線所產生的I／O瓶頸問題，增強了多處理器系統(tǒng)的并行處理能力，提高了系統(tǒng)流水線運行效率。