0 引言

鎖相環(huán)是一個輸出信號能夠跟蹤輸入信號相位的閉環(huán)自動控制系統(tǒng)，由于其獨特的優(yōu)良性能，在通信、雷達、測量和自動化控制等領(lǐng)域得到極為廣泛的應(yīng)用。

全數(shù)字鎖相環(huán)(ADPLL)相對于模擬鎖相環(huán)具有可靠性高、參數(shù)穩(wěn)定、易于集成等特點，因而得到了越來越廣泛的研究，成為各種電子設(shè)備中必不可少的組成部件。

鎖相環(huán)具有三個重要的性能指標：鎖相范圍、鎖相速度和穩(wěn)定性。為提高鎖相環(huán)的各項性能指標，一些學者進行了深入的分析和研究。

本文提出了一種基于自適應(yīng)比例積分的復合控制方式，來克服鎖相環(huán)所存在的鎖相范圍、鎖相速度以及穩(wěn)定性之間相互制約的問題。

1 全數(shù)字鎖相環(huán)的結(jié)構(gòu)和工作原理

系統(tǒng)由數(shù)字鑒相器、自適應(yīng)控制器、數(shù)字濾波器和數(shù)控振蕩器四個模塊組成，如圖1所示。下面對各個模塊的工作原理進行詳細的介紹。

該ADPLL采用雙D觸發(fā)式數(shù)字鑒相器。鑒相器對輸入信號和輸出信號的相位進行比較，輸出反應(yīng)相位超前(或滯后)的信號sub(add)，sub 和add 不僅反映了相位的超前滯后情況，其脈沖寬度也反映了相位誤差的大小。其結(jié)構(gòu)框圖如圖2所示。

自適應(yīng)控制器模塊主要起到調(diào)節(jié)環(huán)路帶寬的作用?？刂破饕环矫鎸斎胄盘栠M行鑒頻，另一方面對鑒相誤差信號sub、add進行量化，根據(jù)量化值計算出濾波器控制參數(shù)M,如果輸入信號頻率發(fā)生較大的變化，控制器發(fā)出控制信號sig,將控制參數(shù)M 賦給濾波器，對周期性復位可逆計數(shù)器和不復位可逆計數(shù)器進行初始置位，以此來迅速地實現(xiàn)頻率捕捉和環(huán)路帶寬的調(diào)整。

環(huán)路濾波器主要由周期性復位可逆計數(shù)器和不復位可逆計數(shù)器構(gòu)成，其中系統(tǒng)高頻時鐘clk為其同步時鐘信號，add和sub作為兩個計數(shù)器的加、減計數(shù)使能控制信號。計數(shù)使能信號為高電平時，兩計數(shù)器在clk時鐘上升沿到來時進行相應(yīng)的加1或減1操作，計數(shù)使能為低電平時則保持計數(shù)值不變。當輸入信號fin 上升沿到來時，將兩計數(shù)器的計數(shù)值進行移位相加，相加結(jié)果送入鎖存器，作為數(shù)控振蕩器的控制參數(shù)N,然后將比例計數(shù)器復位。

數(shù)控振蕩器模塊采用除N 計數(shù)器式數(shù)控振蕩器，在系統(tǒng)高頻時鐘clk的控制下工作，分頻參數(shù)N 來自環(huán)路濾波器的輸出值，如果計數(shù)器計數(shù)值小于N,每一次clk 上升沿到來時，計數(shù)器加1,計數(shù)到N 時，計數(shù)器復位，輸出fout 取反。

2 系統(tǒng)的建模與分析

由以上分析可知，當輸入信號在鎖頻點附近變動時，鎖相環(huán)的數(shù)學模型可以用圖3來表示。

圖3 中，θin (s) 為輸入信號fin 的相位，θout (s) 為數(shù)字壓控振蕩器輸出信號fout 的相位;Kdpd (s)、Kdlf (s)、Kdco (s) 分別為數(shù)字鑒相器環(huán)節(jié)、數(shù)字濾波器環(huán)節(jié)、數(shù)字壓控振蕩器環(huán)節(jié)的傳遞函數(shù)。

2.1 系統(tǒng)數(shù)學模型

設(shè)系統(tǒng)高頻時鐘信號為fclk,由雙D 觸發(fā)器型鑒相器的工作原理可以求出鑒相模塊的傳遞函數(shù)為：

式中：K1、K2 是濾波器的控制參數(shù)，ωin 是輸入?yún)⒖夹盘柕慕穷l率。如果令K1、K2 均為固定的常數(shù)，那么式(6)滿足文獻[10]中提出的帶寬自適用控制律，即滿足下式：

式(10)表明，系統(tǒng)的調(diào)節(jié)時間和輸入信號的周期成正比，這和帶寬自適應(yīng)控制律式(7)一致。根據(jù)式(10)，(11)可以選擇合適的C1, C2 以確保系統(tǒng)良好的動態(tài)性能，從式(12)可以看出提高系統(tǒng)高頻時鐘頻率fclk,可以減小系統(tǒng)的穩(wěn)態(tài)誤差。

3 系統(tǒng)仿真和試驗

本設(shè)計采用Verilog HDL硬件描述語言進行電路設(shè)計，以Altera公司的Quartus Ⅱ軟件為設(shè)計平臺，最后應(yīng)用EP1C6Q240C8 FPGA 器件實現(xiàn)硬件電路，其中芯片的系統(tǒng)時鐘頻率為20 MHz.選取控制參數(shù)C1 = 0.113,C2 = 0.707,此時環(huán)路濾波器控制參數(shù)K1 = 2-1,K2 = 2-2,系統(tǒng)的響應(yīng)時間ts 約為6 個輸入信號周期;超調(diào)量Mp%為4.32%;頻率跟蹤鎖定范圍設(shè)計為76.3 Hz~78.1 kHz.

3.1 仿真波形及分析

本文所設(shè)計鎖相環(huán)的仿真波形圖如圖4,圖5所示。

從仿真波形圖4可以看出，鎖相環(huán)在輸入信號相位發(fā)生180°跳變時，可以在7個周期左右實現(xiàn)相位的重新鎖定。從圖5可以看出當輸入信號頻率發(fā)生突變時，系統(tǒng)也可以迅速地實現(xiàn)重新鎖定。

3.2 硬件實測波形及分析

硬件實測波形圖如圖6所示。

從實測波形圖可以看出，系統(tǒng)具有鎖相范圍寬，穩(wěn)態(tài)誤差小等優(yōu)點。

4 結(jié)論

本文提出的基于自適應(yīng)比例積分復合控制方式的全數(shù)字鎖相環(huán)的設(shè)計方案，可實現(xiàn)對環(huán)路的實時控制，其自由振蕩頻率可隨輸入信號頻率的變化而改變，克服了傳統(tǒng)鎖相環(huán)所存在的缺陷。具有電路結(jié)構(gòu)簡單、鎖相范圍寬、鎖定速度快、穩(wěn)定誤差小等優(yōu)點。它可作為功能模塊嵌入到數(shù)字系統(tǒng)芯片中，具有十分廣泛的用途。