1.前言

數(shù)字存儲示波器有別于一般的模擬示波器，它是將采集到的模擬電壓信號轉換為數(shù)字信號，由內部的微處理器進行分析、處理、存儲、顯示或打印等操作。這類示波器通常具有程控和遙控能力，通過GPIO接口還可將數(shù)據(jù)傳輸?shù)接嬎銠C等外部設備進行分析處理。隨著大規(guī)模集成電路的不斷發(fā)展，功能強大的DSP數(shù)字信號處理器的實時性越來越強。DSP憑借其強大的數(shù)字信號處理能力，為數(shù)字示波器的數(shù)據(jù)采集系統(tǒng)的實現(xiàn)提供了一個可靠而又實用的平臺，并且提高了數(shù)字存儲示波器的采樣速率、存儲深度、波形捕獲能力等指標。

2.總體設計

數(shù)字示波器主要由前端穩(wěn)壓處理電路、AD轉換電路、集成于FPGA芯片的NIOS系統(tǒng)及各種控制電路和SDRAM、各種鍵盤和LCD接口等組成。其中DSP芯片作為后端處理的核心使用的是TI公司的TMS320F2812.它是32位定點DSP芯片，內含128K*64位的片內Flash存儲器18K*16位的數(shù)據(jù)/程序存儲器以及4K*16位的Boot Rom,FPGA芯片作為前端采集控制處理器，使用的是ALTEra公司的EP2C5Q208,它是Cyclone系列的一款低成本FPGA芯片擁有多達119808bit的內部RAM,4608個邏輯單元，支持Altera公司的NIOSII及SOPC,可滿足設計要求。

如圖1所示，被測信號首先從通道1或通道2,由于兩個通道接收到的模擬信號的幅值處于不穩(wěn)定狀態(tài)，必須經(jīng)過調理電路處理成A/D轉換電路可以接收的電壓范圍，否則會引起非常嚴重的后果。A/D轉換電路可以把調理后的模擬信號經(jīng)過采樣、保持、量化、編碼等過程后轉換成數(shù)字信號，在S D R A M控制器的作用下送入F P G A芯片。在FPGA內置的NIOS的總體控制下，利用內部的FIFO進行緩沖和相應的數(shù)據(jù)處理。

在本設計中，DSP是整個示波卡數(shù)據(jù)處理和顯示的核心，進行主要的數(shù)據(jù)處理，并且輸出處理結果和相應的控制信號。FPGA在DSP發(fā)出的控制信號的作用下進行工作。DSP是一種高速的數(shù)字信號處理器，經(jīng)過FPGA處理并保存于緩沖存儲器中的數(shù)據(jù)，在DSP控制信號作用下，將數(shù)據(jù)送入SDRAM中的原始緩沖區(qū)中。再經(jīng)過DSP各種差值和濾波等算法的處理后，送入示波卡的顯示緩沖區(qū)，用于在LCD屏上的波形顯示。

2.1 前端調理電路和A/D采樣的設計

一般A / D芯片允許輸入的電壓幅度都是固定的(-0.5v~+0.5v)，由各種信號的衰減和放大以及電壓偏置網(wǎng)絡組成的預處理電路，負責把前端接收到的不穩(wěn)定的模擬信號經(jīng)過方法和衰減之后，穩(wěn)定在允許輸入的電壓范圍內?？傮w來說，前端預處理電路由兩部分組成，一是由繼電器和RC共同組成的衰減網(wǎng)絡，既可以避免信號的失真又可以方便數(shù)字存儲示波卡的基準調節(jié);二是由兩片運放AD8008組成的阻容匹配網(wǎng)絡和驅動放大電路。AD8008是具有雙通道、高性能、電流反饋型放大器，其具有超低失真和噪聲特性，帶寬為650MHz,并且具有寬電源電壓范圍(5V~12V)。

數(shù)據(jù)采集的核心是A/D轉換功能。雖然DSP芯片本身具有A/D轉換的功能，但是為了提高其工作速度，本設計采用兩片AD9288完成模數(shù)轉換的工作。在采樣時鐘的控制下，構成180度相位差，滿足200MS/s采樣速率。

AD9288是一款雙核8位單芯片采樣模數(shù)轉換器，內置片內采樣保持電路，具有低成本、低功耗、小尺寸和易于使用等特性。AD9288采用100MSPS轉換速率工作，在整個工作范圍內都具有出色的動態(tài)性能。AD9288的輸出為二進制碼，送入FPGA存儲模塊后，可直接存儲。每個通道均可以獨立工作，最高可達475MHz模擬帶寬，可以使雙通道并行工作。

2.2 觸發(fā)電路

觸發(fā)電路是信號采集系統(tǒng)的重要功能電路，其基本功能是提供一個穩(wěn)定的觸發(fā)相位點，用作水平掃描時基的時間參考零點，使波形在顯示屏上穩(wěn)定顯示。本采集電路設計實現(xiàn)了一個周期和被測信號相關的觸發(fā)脈沖信號，控制ADC數(shù)據(jù)采集。

觸發(fā)電路的核心部件是高速電平比較器，本采集電路中選用的是AD96685芯片和LT1713芯片。觸發(fā)電路如圖3所示。TrigLevel信號是迭加了源信號低頻分量的比較電平，Ref是參考電位，Trig Source信號是被觸發(fā)的源信號。通過改變Trig Level信號的電平值，實現(xiàn)觸發(fā)電平的調節(jié)。通過LT1713比較整形后輸出一對ECL差分時鐘TrigP和TrigNP,再經(jīng)過電平轉換后送入FPGA內觸發(fā)器。

2.3 供電電路的設計

數(shù)字存儲示波卡的電源主要分三部分，一部分給高速A/D轉換器供電，第二部分給FPGA供電，第三部分是給DSP芯片供電?？紤]到成本和實用性等因素，使用比較常見的可調電源LM1117為A/D轉換器和FPGA供電。

A/D轉換器需要的額定供電電壓是+3.3V,單片A/D轉換器在正常工作的情況下的功率是689mV,故耗費的電流在210mA左右，LM1117的額定供電電流800mA,使用兩片可較好滿足要求。FPGA供電分為內核供電和IO端口供電。內核供電電壓為1.2V,由LM1117供電;IO端口可以進行包括1.5V、1.8V、2.5V、3.0V和3.3V等多種配置，其電源也同樣由LM1117來提供。示波卡的運算放大器和場效應管等器件所需的負電壓則由LM2991來提供。LM2991是輸出可調低壓差穩(wěn)壓器，輸出電壓調節(jié)范圍為-2V至-25V(輸出電流為1A)。

DSP需要工作在更穩(wěn)定的電壓下，在示波卡的設計中用到了由TI公司生產的雙電壓輸出芯片TPS70151.該芯片可以同時提供兩路不同的電壓，并且可以通過人為控制去改變上電順序。如圖4所示，兩路輸入VIN1和VIN2都被接到VDD5,VOUT1和VOUT2輸出3.3V和1.8V.SEQ可以用來控制上電順序，接地說明被置為低電平，那么VOUT1先輸出3.3V,直到VOUT1輸出電壓達到2.7V左右時，VOUT2才開始有輸出電壓。MR1和MR2被用來人為的設置輸入電壓1和輸入電壓2,可用于控制RESET的輸出電平，當兩個引腳的任何一個輸入電平為低時，那么RESET輸出低電平。其他的控制端與DSP芯片連接，那么我們可以通過在DSP中編寫C語言程序的方式達到對電源電壓的控制。[!--empirenews.page--]

2.4LCD顯示的設計

在本設計中，采用的LCD是FY43-4827-65K,具有480*272的高分辨率的彩色TFT顯示屏。采用16位標準8080總線接口方式、色彩支持65536色使圖像。超高的24MHz無等待總線讀寫速度，單點讀寫周期高達42ns,無需任何等待，可以和任何高速系統(tǒng)接口。獨有顯存更新窗口設定功能，用戶可任意指定讀寫區(qū)域。

對緩沖區(qū)的較高要求，示波卡需要對系統(tǒng)內存進行擴展，所以加入SDRAM作為顯示緩沖區(qū)，用于存儲臨時數(shù)據(jù)、中間結果。

LCD以ILI9320為控制器，ILI9230具有統(tǒng)一的時序邏輯(如圖5所示)和非常豐富的指令編碼，支持MSP430、51、DSP、FPGA等系列CPU.根據(jù)LCD控制器中不同的指令編碼和DSP中的數(shù)據(jù)端口定義，還可以自行設計對LCD的控制指令和編程方式，實現(xiàn)對LCD屏上顯示位置、顯示內容以及色彩的組合控制。

如圖6所示，DSP通過數(shù)據(jù)總線與SDRAM的數(shù)據(jù)交換，把處理后的數(shù)據(jù)送入顯示緩沖區(qū)中。同時DSP也可以通過控制總線向ILI9230發(fā)送指令，使其從SDRAM中讀取數(shù)據(jù)，并送入LCD顯示，這樣就完成了一個顯示的過程。

3.結束語

在本方案中，F(xiàn)PGA作為前端的電路邏輯控制的核心，并做前期的一些數(shù)據(jù)處理;而DSP做作為本設計中整個系統(tǒng)的核心，示波器的濾波、差值過程以及顯示和控制功能均在DSP芯片上完成，數(shù)字存儲示波器的實時反映速度得到提高。通過實際的測試和使用，該示波器已基本達到了初期的設計要求，各項性能也達到了預定指標。采用了DSP與FPGA相互配合的方案，設計出一種嵌入式數(shù)字存儲示波器。在無操作系統(tǒng)的情況下，實現(xiàn)波形處理和顯示以及鍵盤控制，提高了CPU的運行效率。