這里我談談我的一些經(jīng)驗和大家分享，希望能對 IC 設計的新手有一定的幫助，能使得他們能少走一些彎路!

在 IC 工業(yè)中有許多不同的領(lǐng)域， IC 設計者的特征也會有些不同。在 A 領(lǐng)域的一個好的IC 設計者也許會花很長時間去熟悉 B 領(lǐng)域的知識。在我們職業(yè)生涯的開始，我們應該問我們自己一些問題，我們想要成為怎樣的 IC 設計者?消費?PC 外圍?通信?微處理器或 DSP?等等?IC 設計的基本規(guī)則和流程是一樣的，無論啥樣的都會加到其中。 HDL， FPGA 和軟件等是幫助我們理解芯片的最好工具。 IC 的靈魂是知識。因此我們遇到的第一個挑戰(zhàn)將是獲得設計的相關(guān)信息，然后理解信息并應用它。

但是有些信息不是免費的，我們需要加入一些協(xié)會或從如 IEEE/ISO 等那些組織購買一些文檔。設計者應該有很強的背景知識來很快的理解他們，甚至能改進存在的標準或。一個好的設計者應該應該有足夠的設計技能和工具應用知識并且不斷的積累他們。

例如： 8 口以太網(wǎng)轉(zhuǎn)換 HUB 控制器

需要知識： IEEE802.3 標準，包括 10MHZ 以太網(wǎng)和 100MHZ 快速以太網(wǎng)。

相關(guān)領(lǐng)域：異步傳輸模式(ATM)， IEEE802.11 無限局域網(wǎng)， IEEE1394， USB 等。HDL，計算機仿真和只能解決 ASIC 設計流程的數(shù)字部分。如果在 IC 中有任何模擬部分，他將依賴模擬設計者或從另外的廠家購買。甚至一些純數(shù)字部分也能從另外一些廠家購買以加速上市時間。那些不是被我們設計的部分稱為 IP，包括 HDL 代碼，網(wǎng)表，硬核。對于我們設計的技術(shù)取決于硬核。一些 IP 是非常貴的，如在 USB2.0 中的 PHY。一些小的公司沒有足夠的人力和軟件資源來完成有些工作，甚至他們不能在缺貨期預定足夠的晶原，因此涉及服務公司取代了他們的工作。但并不是每個 IP 都滿足我們的需要，有時我們需要在購買后作一些修改。我們要在設計前決定所要用到的 IPs。

在設計開始，設計者必須理解所有相關(guān)的標準、規(guī)范和算法。但是有許多方法來應用這些規(guī)范和算法。最好的結(jié)構(gòu)是快速和最小芯片尺寸的結(jié)合。不幸的是，快速的需求常常和最小芯片尺寸的需求是對立的。因此，在 HDL 編碼工作前規(guī)劃一個最優(yōu)的結(jié)構(gòu)也是一個重要的問題。

例如： 1：除法器

除數(shù)被固定。最快的方法是查表，但是這個方法需要大的內(nèi)存。我們可以可以從被除數(shù)中不斷的減去除數(shù)直到新的被除數(shù)比除數(shù)小。它會花更多的時間但用最少的硬件。還有許多的方法來構(gòu)建除法器，每種方法都有他自己的優(yōu)點和缺點。

2：圖像處理的動態(tài)評估器

從前一個圖片中發(fā)現(xiàn)最相似的 8×8 模塊，在整個電影剪輯中。最基本的有全搜索和三步搜索的方法。許多的論文已經(jīng)討論過優(yōu)化硬件復雜度和速度的結(jié)構(gòu)，這里我不再祥解釋。一個好的設計者應該要被實際經(jīng)驗培訓和不斷的。我們要在每個設計工作中非常小心和耐心。因為一個 NRE 將會消耗大量的金錢和數(shù)周的時間，如果他不小心犯錯，設計者將會對金錢和計劃失敗負責。經(jīng)驗和小心也許是來完成一個成功的設計項目最好的方法。以下條款是一些對一個穩(wěn)步的和成功的設計的建議： (可能有些朋友也指出了其中的部分，我這里只作簡要說明，可能稍有不同)

命名風格：

1 不要用關(guān)鍵字做信號名;

2 不要在中用 VERILOG 關(guān)鍵字做信號名;

3 命名信號用含義;

4 命名 I/O 口用盡量短的名字;

5 不要把信號用高和低的情況混合命名;

6 信號的第一個字母必須是 A-Z 是一個規(guī)則;

7 使模塊名、實例名和文件名相同;

編碼風格：記住，一個好的代碼是其他人可以很容易閱讀和理解的。

1 盡可能多的增加說明語句;

2 在一個設計中固定編碼格式和統(tǒng)一所有的模塊，根從項目領(lǐng)導者定義的格式;

3 把全部設計分成適合數(shù)量的不同的模塊或?qū)嶓w;

4 在一個 always/process 中的所有信號必須相關(guān);

5 不要用關(guān)鍵字或一些經(jīng)常被用來安全綜合的語法;

6 不要用復雜邏輯;

7 在一個 if 語句中的所有條件必須相關(guān);

設計風格

1 強烈建議用同步設計;

2 在設計時總是記住時序問題;

3 在一個設計開始就要考慮到地電平或高電平復位、同步或異步復位、上升沿或下降沿觸發(fā)等問題，在所有模塊中都要遵守它;

4 在不同的情況下用 if 和 case;

5 在鎖存一個信號或總線時要小心;

6 確信所有寄存器的輸出信號能夠被復位/置位;

7 永遠不要再寫入之前讀取任何內(nèi)部存儲器(如 SRAM)

8 從一個時鐘到另一個不同的時鐘傳輸數(shù)據(jù)時用數(shù)據(jù)緩沖，他工作像一個雙時鐘 FIFO;

9 在 VHDL 中二維數(shù)組可以使用，它是非常有用的。在 VERILOG 中他僅僅可以使用在測試模塊中，不能被綜合;

10 遵守 register-in register-out 規(guī)則;

11 像 synopsys 的 DC 的綜合工具是非常穩(wěn)定的，任何 bugs 都不會從綜合工具中產(chǎn)生;

12 確保 FPGA 版本與 ASIC 的版本盡可能的相似，特別是 SRAM 類型，若版本一致是最理想的;

13 在嵌入式存儲器中使用 BIST;

14 虛單元和一些修正電路是必需的;

15 一些簡單的測試電路也是需要的，經(jīng)常在一個芯片中有許多測試模塊;

16 除非低功耗不要用門控時鐘;

17 不要依靠腳本來保證設計。但是在腳本中的一些好的約束能夠起到更好的性能(例如前向加法器);

18 如果時間充裕，通過時鐘做一個多鎖存器來取代用 MUX;

19 不要用內(nèi)部 tri-state， ASIC 需要總線保持器來處理內(nèi)部 tri-state;

20 在 top level 中作 pad insertion;

21 選擇 pad 時要小心(如上拉能力，施密特觸發(fā)器， 5 伏耐壓等);

22 小心由時鐘偏差引起的問題;

23 不要試著產(chǎn)生半周期信號;

24 如果有很多函數(shù)要修正，請一個一個地作，修正一個函數(shù)檢查一個函數(shù);

25 在一個計算等式中排列每個信號的位數(shù)是一個好習慣，即使綜合工具能做;

26 不要使用 HDL 提供的除法器;

27 削減不必要的時鐘。它會在設計和布局中引起很多麻煩，大多數(shù) FPGA 有 1-4 個專門的時鐘通道;

以上是大家在設計中最好遵守的要點，它可以使你的設計更好。