3、Giga ADC雜散的分析

ADC應(yīng)用中，輸出的雜散信號(hào)決定了ADC的動(dòng)態(tài)范圍。在傳統(tǒng)的流水線ADC中，起決定作用的主要是諧波雜散，即輸入信號(hào)的二次、三次或更高次諧波混疊進(jìn)入第一個(gè)Nyquist區(qū)。除此以外，GigaADC的interleave架構(gòu)帶來了其它雜散。如前文說提到的，為了達(dá)到更高的采樣速率，每路ADC實(shí)際包括兩個(gè)子ADC，這兩個(gè)子ADC工作在interleave模式下。在這種情況下，兩路子ADC之間的失配將會(huì)產(chǎn)生新的雜散信號(hào)。總體來說，Giga ADC的雜散主要分為三類雜散信號(hào)：1）interleave雜散；2）固定頻點(diǎn)雜散；3）和輸入信號(hào)相關(guān)的雜散。

3.1 Interleave相關(guān)的雜散

Interleave模式，如Figure7所示，就是相同的輸入信號(hào)，輸入到兩個(gè)（或N個(gè)）采樣率相同，但采樣時(shí)鐘相位相反（或相差2π/N）的ADC中，從而達(dá)到采樣率增倍的目的。但由于兩路ADC不可能完全一致，存在一些失配，從而導(dǎo)致了一些輸出雜散的生成。這些失配包括偏置誤差、增益誤差以及采樣時(shí)鐘的相位誤差。

這里假定：N：一路ADC中包含的子ADC個(gè)數(shù)Fin：輸入有用信號(hào)Fnoise：輸出的雜散信號(hào)Fs：ADC采樣時(shí)鐘

3.1.1輸入偏置誤差

假定ADC其它參數(shù)都是理想的，只考慮輸入偏置誤差。通過數(shù)學(xué)分析可以得到，輸入偏置誤差帶來的雜散主要分布在

從Figure13可以看出，輸入偏置誤差帶來的雜散和輸入信號(hào)的幅度和頻率沒有關(guān)系，從頻域上看，均勻的分布在第一Nyquist區(qū)。由輸入偏置帶來的雜散固定的分布在公式一給出的各個(gè)頻點(diǎn)。

3.1.2輸入增益誤差

假定輸入電路除增益誤差以外，其它參數(shù)都是理想的，可以看出當(dāng)輸入信號(hào)幅度增大時(shí)，增益誤差也隨之變大。輸出的誤差信號(hào)類似于輸入信號(hào)的一個(gè)調(diào)幅輸出，可以得到，增益誤差導(dǎo)致的雜散信號(hào)出現(xiàn)位置如下：

從分析可以看出，由于增益誤差導(dǎo)致的輸出雜散幅度和輸入信號(hào)的頻率無關(guān)，但和輸入信號(hào)的幅度有關(guān)，輸入信號(hào)幅度變大時(shí)，雜散幅度增加；反之亦然。

3.1.3采樣時(shí)鐘的相位誤差

如果兩個(gè)或多個(gè)采樣時(shí)鐘之間存在相位誤差（skew），同樣會(huì)帶來雜散。由于相位誤差帶來的誤差最大出現(xiàn)在輸入信號(hào)壓擺率最大的地方，即過零點(diǎn)，即這類雜散類似于輸入信號(hào)的調(diào)頻輸出。雜散信號(hào)出現(xiàn)的位置在：

采樣時(shí)鐘的相位誤差和輸入增益誤差帶來的雜散位置相同，但相位誤差輸出的雜散和輸入頻率有關(guān)，當(dāng)輸入頻率越高，誤差越大；而偏置誤差和增益誤差帶來的雜散和輸入頻率無關(guān)。

3.2固定頻點(diǎn)雜散

相對(duì)于interleave雜散，固定頻點(diǎn)雜散和輸入信號(hào)的頻點(diǎn)無關(guān)，主要取決與系統(tǒng)時(shí)鐘，ADC及子ADC的采樣時(shí)鐘，數(shù)據(jù)輸出的隨路時(shí)鐘以及系統(tǒng)中其他時(shí)鐘源的耦合干擾。固定頻點(diǎn)雜散因?yàn)槲恢霉潭ǎ瑧?yīng)用中很容易預(yù)判這些雜散，從而在系統(tǒng)設(shè)計(jì)中規(guī)避這些雜散存在的頻點(diǎn)。

3.2.1采樣時(shí)鐘雜散

如Figure 16所示，當(dāng)四個(gè)ADC工作在interleave模式下，四個(gè)ADC的采樣率都是Fclk，但相位相差90度，這樣整個(gè)ADC通道的實(shí)際采樣率為4*Fclk；輸出的頻譜中，在Fclk頻點(diǎn)處有一個(gè)固定的采樣時(shí)鐘雜散。這個(gè)主要是時(shí)鐘的泄露，采樣時(shí)鐘從芯片內(nèi)部或板上耦合到數(shù)據(jù)的輸出。

3.2.2數(shù)據(jù)輸出的隨路時(shí)鐘

在Giga ADC中，數(shù)據(jù)的輸出是并行LVDS總線；同時(shí)這些總線可以1：2 Demux或者Non-demux；在Non-demux，數(shù)據(jù)速率和采樣速率是一致的；在Demux模式下，數(shù)據(jù)速率降低一倍，但數(shù)據(jù)總線增加一倍。同時(shí)，Giga ADC數(shù)據(jù)輸出的隨路時(shí)鐘可以是DDR或SDR，如下圖所示。在Demux和DDR同時(shí)使能的情況下，隨路時(shí)鐘DCLK只是采樣時(shí)鐘的1/4，這個(gè)時(shí)鐘雜散可能出現(xiàn)在Fs/4的地方。

3.3和輸入相關(guān)的雜散

前面提到，和輸入相關(guān)的雜散主要是輸入信號(hào)的奇偶次諧波混疊進(jìn)入ADC的第一Nyquist區(qū)。這類雜散主要通過外部的抗混疊濾波器加以濾除以及信號(hào)輸入端的匹配，差分兩端的平衡來優(yōu)化。這類雜散在傳統(tǒng)的ADC中已經(jīng)討論很多，這里就不再贅述。

3.4雜散信號(hào)的優(yōu)化

為了達(dá)到最佳的輸出雜散性能，在Giga ADC，主要采用了校準(zhǔn)環(huán)路，來優(yōu)化輸入電路的偏置誤差、增益誤差。如下圖所示，在校準(zhǔn)前后，ADC的性能可以優(yōu)化10dBc以上。

同時(shí)，當(dāng)Giga ADC工作在DES mode，兩路采樣時(shí)鐘間的skew對(duì)于Fs/2- fin的雜散非常重要；芯片提供了兩路采樣時(shí)鐘的skew調(diào)整功能，可以通過寄存器的配置來降低Fs/2 - fin的雜散，如下圖所示。

除此之外，ADC的外部輸入電路設(shè)計(jì)也需要盡量優(yōu)化，確保兩路差分電路的平衡一致，阻抗的匹配。Giga ADC提供了DESI，DESQ，DESIQ，DESCLKIQ等幾種DES模式下輸入結(jié)構(gòu)；綜合輸入平坦度，插入損耗和最終的ADC性能測(cè)試結(jié)果，DESIQ模式的性能最佳，并且推薦采用多層Balun和以下的輸入電路。

4、結(jié)論

本文主要介紹了TI Giga ADC采用的架構(gòu)，通過這一先進(jìn)的架構(gòu)，TI實(shí)現(xiàn)了業(yè)界最高采樣率的12bit/10bit ADC，并被廣泛使用到了衛(wèi)星、雷達(dá)、微波等通信領(lǐng)域。同時(shí)本文也分析介紹了Giga ADC中的輸出雜散的形成原因，以及相應(yīng)的優(yōu)化措施。

5、參考資料

[1] ADC08D1520 Datasheet

[2] "Explicit Analysis of Channel Mismatch Effects in Time-Interleaved ADC Systems"， Naoki Kurosawa， etc. 2001， IEEE

[3] "A 1.8-V 1.6-GSample/s 8-b Self-Calibrating Folding ADC With 7.26 ENOB at Nyquist Frequency"， Robert C. Taft， etc. 2004， IEEE

Giga ADC 介紹及雜散分析(上)