基于UCD92xx與UCD7xxx的非隔離數(shù)字電源，其輸出電壓在軟啟動(dòng)階段經(jīng)常出現(xiàn)“臺(tái)階”現(xiàn)象，波形不平滑，尤其是輸出電壓設(shè)定為較低值時(shí)，如1.0V。這種“臺(tái)階”現(xiàn)象與UCD92xx 軟啟動(dòng)的設(shè)計(jì)原理有關(guān)，但完全可以通過(guò)一定的措施來(lái)優(yōu)化并最終解決。本文從UCD92xx的環(huán)路和最小占空比寬度兩個(gè)方向進(jìn)行優(yōu)化與分析，最終取得了理想的效果。

1、軟啟動(dòng)原理及待優(yōu)化輸出電壓波形

數(shù)字電源UCD92xx的軟啟動(dòng)是通過(guò)對(duì)參考電壓以步進(jìn)方式增加來(lái)實(shí)現(xiàn)的，整個(gè)過(guò)程是由芯片內(nèi)部的軟件自動(dòng)完成的。在一款基于UCD9224和UCD74120的單板上測(cè)試時(shí)發(fā)現(xiàn)，其輸出電壓波形在軟啟動(dòng)階段有明顯的“臺(tái)階”現(xiàn)象，波形不平滑。

1.1 數(shù)字電源軟啟動(dòng)原理介紹

圖1所示的是數(shù)字電源UCD92xx的功率支路和控制支路。控制支路主要集成在UCD92xx芯片內(nèi)部，包含誤差生成及模數(shù)轉(zhuǎn)換，環(huán)路補(bǔ)償，PWM計(jì)算及產(chǎn)生等。其中，參考電壓（VREF）電壓的設(shè)置亦包含在控制支路。

依據(jù)軟件算法，在軟啟動(dòng)階段，VREF每100μs增加一次，直至軟啟動(dòng)完成，即輸出電壓達(dá)到最終的設(shè)定值。例如，輸出電壓設(shè)定為1.0V，軟啟動(dòng)的時(shí)間設(shè)置為4ms，則在軟啟動(dòng)階段輸出電壓每一次增加25mv，直至達(dá)到1.0V。

圖1：數(shù)字電源功率級(jí)和控制級(jí)框圖

1.2 待優(yōu)化的輸出電壓波形

圖2所示的是輸出電壓波形，可以觀察到在軟啟動(dòng)階段輸出電壓的波形不夠平滑，有明顯的“臺(tái)階”現(xiàn)象。

該波形是在一款基于UCD9224和UCD74120的參考版上測(cè)得。主要測(cè)試條件為：測(cè)試環(huán)境常溫，輸入電壓為12V，輸出電壓為1.0V，輸出端帶載20A。另外，測(cè)試時(shí)，數(shù)字環(huán)路的詳細(xì)配置見(jiàn)下文2.4節(jié)。

圖2：輸出電壓波形

1.3輸出電壓“臺(tái)階”現(xiàn)象的初步分析

圖3所示的是時(shí)間軸展開(kāi)后觀察到的輸出電壓波形。通過(guò)測(cè)量可知，每經(jīng)過(guò)100μs輸出電壓增加一次，增加的幅度大約為23mV，與理論計(jì)算值25mV基本一致。

同時(shí)也可以觀察到，輸出電壓的每一次增加都是很快的完成，而不是緩慢增加。從功率級(jí)支路上分析，這是由于占空比快速增加造成。從控制級(jí)支路分析，則原因可以初步歸結(jié)為環(huán)路過(guò)快造成的。

圖3：輸出電壓的步進(jìn)幅度

2 數(shù)字電源模擬前端及環(huán)路

數(shù)字電源控制環(huán)路包含了模擬前端，數(shù)字環(huán)路補(bǔ)償?shù)饶K，在配置環(huán)路時(shí)需要綜合考慮。其中，數(shù)字環(huán)路還包含非線性增益模塊，使能后可以有效提升整個(gè)電源的動(dòng)態(tài)響應(yīng)性能。

2.1 數(shù)字電源模擬前端（AFE）

圖4紅色框內(nèi)電路為數(shù)字電源模擬前端（Analog-Front End，AFE）的一部分，其增益可以設(shè)置為1,2,4,8等四個(gè)不同的值。設(shè)置不同的增益，則ADC的輸出精度也隨之不同，比如設(shè)置增益為4，則輸出精度為2mV；設(shè)置增益為1，則輸出精度為8mV。

在相同輸入誤差（VEAP-VEAN）的情況下，不同的AFE 增益值將直接影響環(huán)路指標(biāo)。其影響趨勢(shì)為，增益越大，環(huán)路帶寬越寬。

圖4：數(shù)字電源的模擬前端

2.2 數(shù)字電源環(huán)路

圖5所示的是數(shù)字電源的環(huán)路框圖。其中，en是誤差放大器的輸出，為數(shù)字信號(hào)；yn是環(huán)路的輸出，亦為數(shù)字信號(hào)，輸入到PWM模塊。KNLR模塊是非線性增益模塊，可以使能或禁止，下一節(jié)會(huì)進(jìn)行詳細(xì)分析。a1, a2, b0, b1, b2是環(huán)路補(bǔ)償?shù)南禂?shù)，允許用戶修改以適應(yīng)不同的功率級(jí)設(shè)計(jì)。需要說(shuō)明的是，UCD92xx內(nèi)部設(shè)計(jì)有2套a1~b2的參數(shù)，分別用于軟啟動(dòng)階段和正常運(yùn)行階段。

圖5：數(shù)字電源環(huán)路框圖

2.3 非線性增益

圖5中的KNLR模塊即為非線性增益模塊，其詳細(xì)的框圖如圖6。當(dāng)en不超過(guò)lim0時(shí)，增益為Gin0；當(dāng)en超過(guò)Lim0但不超過(guò)lim1時(shí)，增益為Gain1；依此類(lèi)推。非線性增益模塊依據(jù)誤差放大器的輸出進(jìn)行不同程度的放大，可以有效的提升動(dòng)態(tài)響應(yīng)性能。如果Gain0設(shè)置為1，即便使能非線性增益模塊，也不會(huì)影響環(huán)路指標(biāo)。如果Gain0由1修改為0.75 或1.25，則會(huì)影響環(huán)路指標(biāo)。其影響趨勢(shì)為，增益越大，環(huán)路帶寬越寬。

圖6：非線性增益模塊

2.4 數(shù)字電源環(huán)路配置

圖6和圖7是使用數(shù)字電源開(kāi)發(fā)工具Fusion Digital Power Designer來(lái)配置環(huán)路的軟件截圖。該工具可以模擬整個(gè)環(huán)路并給出配置之后的閉環(huán)環(huán)路指標(biāo)，包括截止頻率，相位余度和增益余度，極大的方便了環(huán)路的調(diào)試和優(yōu)化。

圖6所示的是軟啟動(dòng)時(shí)的環(huán)路配置。零極點(diǎn)的信息在“Linear Compensation”方框中，其中AFE的Gain 設(shè)置為4×；該配置中使能了非線性增益，其Limit值和Gain值是允許用戶修改的。最終，整個(gè)環(huán)路的指標(biāo)為23.87KHz（截止頻率），49.33°（相位余度），11.77dB（增益余度）。

圖7所示的是正常運(yùn)行時(shí)的環(huán)路配置。零極點(diǎn)的信息在“Linear Compensation”方框中，其中AFE的Gain為4×；該配置中使能了非線性增益，其Limit值和Gain值是允許用戶修改的。最終，整個(gè)環(huán)路的指標(biāo)為33. 7KHz（截止頻率），50.57°（相位余度），8.77dB（增益余度）。

正是采樣上述配置，輸出電壓在軟啟動(dòng)階段其波形有明顯的“臺(tái)階狀”。下面將嘗試放慢環(huán)路后，驗(yàn)證是否可以優(yōu)化軟啟動(dòng)階段的波形。

圖7：軟啟動(dòng)環(huán)路配置

圖8：正常運(yùn)行時(shí)的環(huán)路配置

2.5 優(yōu)化環(huán)路配置

圖9是軟啟動(dòng)環(huán)路優(yōu)化后的軟件截圖。

環(huán)路的優(yōu)化包括：1）不再使能非線性增益，同時(shí)將Gain0 由1 修改為0.5；這可以降低環(huán)路的低頻增益，最終降低環(huán)路帶寬；2）將AFE 的Gain 由4 修改為1，同樣可以降低環(huán)路帶寬。1 倍的Gain 將使AFE 的輸出的精度變差，并最終影響到輸出電壓，但考慮到軟啟動(dòng)階段對(duì)輸出電壓的精度要求略低，因此可以上述修改可以接受。

需要說(shuō)明的是，為保證正常運(yùn)行時(shí)輸出電壓的性能（精度，動(dòng)態(tài)性能等），正常運(yùn)行時(shí)對(duì)應(yīng)的環(huán)路參數(shù)將保持不變。

圖9：優(yōu)化軟啟動(dòng)環(huán)路參數(shù)

圖10所示的是優(yōu)化環(huán)路后的輸出電壓波形，可以觀察到在軟啟動(dòng)階段的“臺(tái)階”現(xiàn)象消失，波形平滑。

圖11是將時(shí)間軸展開(kāi)后的輸出電壓波形，可以觀察到其步進(jìn)的時(shí)間依然是100μs，步進(jìn)的幅度為24mV（與理論值25mV 基本一致），但每一次的步進(jìn)不再是突然增加，而是緩慢增加。因此，輸出電壓波形變得較為平滑。

圖10：優(yōu)化后的軟啟動(dòng)波形

圖11：展開(kāi)時(shí)間抽觀察輸出電壓波形

但是，在圖10所示的波形中可以觀察到，輸出電壓在啟動(dòng)時(shí)刻有一個(gè)正向過(guò)沖并很快回落。嚴(yán)格意義上，該過(guò)沖會(huì)影響輸出電壓波形的單調(diào)性，在一些應(yīng)用場(chǎng)景中是不運(yùn)行的。下文將針對(duì)該過(guò)沖進(jìn)行優(yōu)化。

3 調(diào)整最小驅(qū)動(dòng)時(shí)間進(jìn)一步優(yōu)化輸出波形

優(yōu)化環(huán)路后輸出電壓在軟啟動(dòng)階段變得較為平滑，但會(huì)存在一個(gè)明顯的過(guò)沖，需要進(jìn)行優(yōu)化。下文通過(guò)調(diào)整最小占空比寬度來(lái)消除該過(guò)沖。

3.1 數(shù)字電源軟啟動(dòng)的kick-start

圖12 中所示的是數(shù)字電源的輸出電壓軟啟動(dòng)示意圖。在開(kāi)始時(shí)刻，輸出電壓有一個(gè)快速的上升，稱之為“Kick-start”。 Kick-start的幅度是根據(jù)下面公式計(jì)算出的：

Vstart=Vin×DRIVER_MIN_PULSE × Fsw

其中，DRIVER_MIN_PULSE是指UCD92xx發(fā)出的最小占空比的寬度，允許用戶自行設(shè)定。

圖12：輸出電壓軟啟動(dòng)

以圖10為例，輸出電壓Kick-start的幅度約為185mV。其DRIVER_MIN_PULSE設(shè)置為50ns，理論計(jì)算Kickstart的幅度為：12V×50ns×300KHz=180mV。實(shí)際值與理論值基本一致。

3.2調(diào)整最小占空比寬度

將DRIVER_MIN_PULSE由目前的50ns修改為5ns，以驗(yàn)證其對(duì)輸出電壓的過(guò)沖有無(wú)改善。圖13即為輸出電壓波形，可以觀察到過(guò)沖已經(jīng)消失，但在起始時(shí)刻，輸出電壓不再平滑。

分析原因可知，當(dāng)DRIVER_MIN_PULSE設(shè)置為5ns后，雖然UCD9224可以發(fā)出寬度為5ns的驅(qū)動(dòng)脈沖，但UCD74120對(duì)最小占空比的寬度有要求，5ns的寬度不足以使集成在UCD74120內(nèi)部的buck上管導(dǎo)通，從而造成了輸出電壓上升的不平滑。

圖13：最小占空比寬度修改為5ns后的輸出電壓波形

過(guò)小的DRIVER_MIN_PULSE值會(huì)使輸出電壓在起始時(shí)刻變得不再平滑；過(guò)大的DRIVER_MIN_PULSE的值則會(huì)帶來(lái)正向過(guò)沖。因此，需要找到一個(gè)平衡點(diǎn)。

逐步增大DRIVER_MIN_PULSE的值，當(dāng)設(shè)置為43ns時(shí)，達(dá)到了較為理想的平衡點(diǎn)，輸出電壓的波形如圖14所示，輸出不再有正向過(guò)程，而且在整個(gè)軟啟動(dòng)階段輸出電壓波形都比較平滑。

此時(shí)，輸出電壓Kick-start的幅度約為160mV。其DRIVER_MIN_PULSE為43ns，理論計(jì)算Kick-start的幅度為：12V×43ns×300KHz=154.8mV。實(shí)際值與理論值基本一致。

圖14：最終優(yōu)化的輸出電壓波形

4 結(jié)論

通過(guò)修改AFE的增益值和禁止非線性增益等措施優(yōu)化軟啟動(dòng)對(duì)應(yīng)的環(huán)路參數(shù)后，可以消除輸出電壓的“臺(tái)階”現(xiàn)象，使波形單調(diào)平滑上升。正常運(yùn)行的環(huán)路參數(shù)無(wú)需改動(dòng)，保證了其較高的帶寬，從而使輸出電壓的精度和動(dòng)態(tài)響應(yīng)等指標(biāo)保持不變。

通過(guò)優(yōu)化最小占空比的寬度，可以消除在kick-start之后的正向過(guò)程，使輸出電壓波形單調(diào)平滑。

綜上兩類(lèi)優(yōu)化措施，最終可以使輸出電壓波形在整個(gè)軟啟動(dòng)階段單調(diào)平滑。