隨著數(shù)字信號(hào)處理技術(shù)的發(fā)展，越來(lái)越多的信號(hào)處理環(huán)節(jié)可以通過(guò)后端的軟件處理完成，但這反而使得電子設(shè)備對(duì)前端數(shù)據(jù)采集系統(tǒng)的要求不斷提高。因?yàn)楹蠖塑浖奶幚硇Ч麣w根結(jié)底依賴于數(shù)據(jù)中所包含的信息量，只有提高數(shù)據(jù)采集的動(dòng)態(tài)性能，才能保障后端處理的效果。長(zhǎng)期以來(lái)，在數(shù)據(jù)采集領(lǐng)域，高速大動(dòng)態(tài)范圍ADC系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)始終是研究的熱點(diǎn)。當(dāng)雷達(dá)工作在高雜波的電磁環(huán)境中，探測(cè)對(duì)象的RCS或多普勒信息非常微弱時(shí)，就對(duì)設(shè)計(jì)實(shí)現(xiàn)高速大動(dòng)態(tài)范圍數(shù)據(jù)采集系統(tǒng)提出了迫切的需求。

目前，國(guó)內(nèi)對(duì)高速大動(dòng)態(tài)范圍ADC數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)主要依賴于芯片的指標(biāo)而缺乏系統(tǒng)的研究和總結(jié)。本設(shè)計(jì)旨在通過(guò)優(yōu)化系統(tǒng)設(shè)計(jì)，結(jié)合動(dòng)態(tài)性能優(yōu)越的模數(shù)轉(zhuǎn)換芯片，實(shí)現(xiàn)一個(gè)高速大動(dòng)態(tài)范圍數(shù)據(jù)采集系統(tǒng)。

1 系統(tǒng)性能指標(biāo)要求

本系統(tǒng)需完成的主要功能為：雷達(dá)同步控制;中頻數(shù)據(jù)采集，數(shù)字正交解調(diào);信號(hào)預(yù)處理。同時(shí)為了降低便攜設(shè)備的功耗，預(yù)處理器擬采用低功耗處理器。由于要求動(dòng)態(tài)范圍大，中頻采集需采用高精度的數(shù)據(jù)采集芯片，設(shè)計(jì)為2個(gè)通道，要求單通道量化位數(shù)不小于14 b,有效位數(shù)不小于12 b,輸入信號(hào)范圍2 Vp-p,且滿足低功耗要求。

2 關(guān)鍵技術(shù)

如何保證大動(dòng)態(tài)范圍是設(shè)計(jì)中的關(guān)鍵點(diǎn)，同時(shí)也是難點(diǎn)所在，設(shè)計(jì)中從如下幾方面進(jìn)行考慮。

2.1ADC芯片的選型

為了獲得高速度、大動(dòng)態(tài)范圍，數(shù)據(jù)采集系統(tǒng)對(duì)ADC 的速度和量化精度的要求越來(lái)越高，而ADC 的速度和量化精度與其結(jié)構(gòu)緊密相關(guān)。

目前常用的高速ADC類型主要有快閃型和流水線型。快閃型ADC 由于采用了全并行結(jié)構(gòu)，具有超高速、寬輸入帶寬的優(yōu)點(diǎn)，但其硬件規(guī)模隨分辨率的增加呈指數(shù)增長(zhǎng)，分辨率一般為4~8位，且存在高功耗、高成本、“閃爍碼”等問(wèn)題，將它應(yīng)用于數(shù)據(jù)采集系統(tǒng)將會(huì)造成分辨率低、成本高、能耗大等弊端。而流水線型ADC具有較高的分辨率，量化位數(shù)一般為12~16位，較高的采樣速率，一般為1~250 MSPS.流水線型ADC 將ADC與DAC結(jié)合，采用多級(jí)流水結(jié)構(gòu)，解決了快閃式ADC無(wú)法達(dá)到較高分辨率的缺點(diǎn)，同時(shí)兼顧了快閃式ADC 的轉(zhuǎn)換速度。因此，本文選擇流水線型結(jié)構(gòu)的ADC 芯片來(lái)實(shí)現(xiàn)高速大動(dòng)態(tài)范圍數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)。

本文選擇了AD公司的AD9650系列芯片。AD9650是一款雙通道、16位流水線結(jié)構(gòu)模數(shù)轉(zhuǎn)換器，為解決高頻(最大300 MHz)、大動(dòng)態(tài)范圍信號(hào)的數(shù)字化而設(shè)計(jì)。

它具有集成ADC 采樣保持輸入、可選擇片上Dither 模式、集成輸入時(shí)鐘1~8 分頻等諸多特點(diǎn)。AD9650輸出信號(hào)模式可選擇，默認(rèn)輸出為1.8 V CMOS,通過(guò)3線SPI接口，可配置工作模式，實(shí)現(xiàn)輸出1.8 V電平的LVDS數(shù)字信號(hào)。它具有靈活的掉電選項(xiàng)、采用1.8 V單電壓供電，提供了重要的節(jié)能特性。片上Dither選項(xiàng)能夠提高低電平模擬輸入的無(wú)雜散動(dòng)態(tài)范圍(Spurious Free Dy-namic Range,SFDR)。AD9650的主要性能指標(biāo)見表1.

2.2 系統(tǒng)采樣時(shí)鐘性能

ADC 芯片受時(shí)鐘控制進(jìn)行采樣，時(shí)鐘質(zhì)量對(duì)采樣精度影響大，制約著系統(tǒng)所能達(dá)到的有效位。系統(tǒng)時(shí)鐘主要性能指標(biāo)包括時(shí)鐘抖動(dòng)和相位噪聲。下面分別討論兩個(gè)指標(biāo)對(duì)采樣系統(tǒng)的影響。

時(shí)鐘抖動(dòng)表征了模擬輸入實(shí)際采樣時(shí)采樣時(shí)間的不確定性。由于抖動(dòng)會(huì)降低寬帶ADC 的噪聲性能，因此，ADC噪聲性能的下降將反映出時(shí)鐘抖動(dòng)情況。與系統(tǒng)信噪比(Signal-to-Noise Rate,SNR)邊界值(單位：

dB)之間存在的關(guān)系如式(1)所示：

式中：fanalog表示模擬輸入頻率;tjitter表示時(shí)鐘抖動(dòng)，整理公式(1)得：

ADC有效位數(shù)(Effect Number of Bit,ENOB)與SNR的關(guān)系：

由式(1)和式(3)可得系統(tǒng)有效位數(shù)與模擬輸入頻率及系統(tǒng)時(shí)鐘抖動(dòng)的關(guān)系圖，如圖1所示。

忽略其他因素，僅考慮時(shí)鐘抖動(dòng)對(duì)ADC性能的影響，由式(1)可知，若要對(duì)20 MHz的中頻信號(hào)進(jìn)行采樣，同時(shí)保證74 dB以上的SNR,則要求時(shí)鐘抖動(dòng)最大為1.588 ps RMS.且ADC電路的時(shí)鐘抖動(dòng)(tjitter)與采樣時(shí)鐘抖動(dòng)(tjitter_clk)和ADC器件自身孔徑抖動(dòng)(tjitter_adc)之間存在如下關(guān)系：

另外，采樣時(shí)鐘的相位噪聲對(duì)ADC 性能有著重要影響。若采樣過(guò)程用單位圓來(lái)表示，則每通過(guò)一次零相位，ADC 進(jìn)行一次采樣。采樣時(shí)鐘上的噪聲將對(duì)相應(yīng)矢量的頂點(diǎn)位置進(jìn)行調(diào)制，從而改變發(fā)生過(guò)零的位置，造成采樣過(guò)程提前或編碼過(guò)程延遲。而采樣時(shí)鐘上的噪聲矢量可能是相位噪聲所導(dǎo)致的。如圖2所示。

圖2 中，理想情況下時(shí)鐘信號(hào)應(yīng)為單譜線。然而，受電源噪聲、時(shí)鐘抖動(dòng)等因素影響，頻域中存在大量能量分布在理想頻率附近，代表相位噪聲的能量。由于相位噪聲往往可能擴(kuò)展至極高頻率，所以，它會(huì)使ADC的性能下降[6].采樣過(guò)程實(shí)質(zhì)是一個(gè)采樣時(shí)鐘與模擬輸入信號(hào)的頻域卷積過(guò)程，這個(gè)卷積過(guò)程在整個(gè)頻譜域有效，同時(shí)在微觀上也同樣有效。因而，圖2所示的時(shí)鐘頻率周圍集中的相位噪聲也將與模擬輸入進(jìn)行卷積，造成輸出的數(shù)字信號(hào)頻譜失真。

采樣時(shí)鐘相位噪聲通常以單邊帶相位噪聲來(lái)衡量，即：

由此可以計(jì)算出采樣時(shí)鐘相位噪聲，作為系統(tǒng)設(shè)計(jì)的依據(jù)。

在本系統(tǒng)中，為保證時(shí)鐘特性，時(shí)鐘源由高精度晶振提供，時(shí)鐘抖動(dòng)控制在1.2 ps RMS以內(nèi)，相位基底噪聲為-165 dBc/Hz.板上時(shí)鐘轉(zhuǎn)換選用AD 公司的AD9513,其附加的時(shí)鐘抖動(dòng)為300 fs,輸出的時(shí)鐘信號(hào)性能滿足要求。它實(shí)現(xiàn)對(duì)單路時(shí)鐘轉(zhuǎn)兩路LVDS信號(hào)，給AD9650提供采樣時(shí)鐘，同時(shí)給FPGA 提供同步控制時(shí)鐘。圖3給出了時(shí)鐘電路設(shè)計(jì)原理圖。

2.3 前端電路設(shè)計(jì)

ADC前端電路主要完成對(duì)模擬輸入幅度、信號(hào)形式的調(diào)整。它采用交流耦合方式，通過(guò)差分放大器，實(shí)現(xiàn)對(duì)信號(hào)幅度調(diào)整，同時(shí)實(shí)現(xiàn)單端輸入信號(hào)轉(zhuǎn)差分信號(hào)。并且，通過(guò)后續(xù)的濾波器實(shí)現(xiàn)信號(hào)的濾波。其結(jié)構(gòu)如圖4所示。

雖然差分運(yùn)放是有源器件，使用中會(huì)消耗功率，且產(chǎn)生噪聲，但它的性能限制比變壓器少，可以在必須保留直流電平時(shí)應(yīng)用，而且放大器增益設(shè)置簡(jiǎn)單靈活，且通帶范圍內(nèi)提供平坦的響應(yīng)，而沒有由于變壓器寄生交互作用引起的紋波。

ADC的 S (N + D) (信號(hào)噪聲失真比)是決定驅(qū)動(dòng)放大器的關(guān)鍵因素。如果在目標(biāo)頻率范圍內(nèi)，驅(qū)動(dòng)放大器的THD ( 總諧波失真加性噪聲) 總是優(yōu)于ADC的S (N + D) 值 6~10 dB,那 么 所 有 由 放 大 器 造 成 的S (N + D)降低將相應(yīng)限制在接近0.5~1 dB.

利用ADI 公司提供的ADI DiffAmp Calculator 軟件可得到前端電路仿真圖，如圖5所示。由文獻(xiàn)[3]可知在輸入信號(hào)為15 MHz時(shí)，AD9650的 S (N + D) 為82 dB,而圖5 中AD8139 的THD 為88 dB,滿足上述要求。綜合考慮增益及通帶內(nèi)響應(yīng)及輸入阻抗等因素，前端電路采用ADI公司的差分運(yùn)放AD8139.

3 方案設(shè)計(jì)系統(tǒng)結(jié)構(gòu)及實(shí)物

根據(jù)系統(tǒng)要求，設(shè)計(jì)的高速大動(dòng)態(tài)范圍ADC 數(shù)據(jù)采集系統(tǒng)，結(jié)構(gòu)如圖6所示，主要包括模數(shù)轉(zhuǎn)換模塊、數(shù)字信號(hào)預(yù)處理模塊、數(shù)據(jù)傳輸模塊和嵌入式單板機(jī)等。

模數(shù)轉(zhuǎn)換模塊是信號(hào)采集系統(tǒng)最重要的組成部分。它主要包括ADC、前端電路和時(shí)鐘電路等。主要完成的功能是實(shí)現(xiàn)對(duì)模擬中頻輸入信號(hào)的數(shù)字化，以用于后續(xù)的數(shù)字信號(hào)處理。

數(shù)字信號(hào)預(yù)處理模塊采用較為成熟的FPGA+DSP結(jié)構(gòu)，主要實(shí)現(xiàn)對(duì)數(shù)字信號(hào)的FFT、數(shù)字正交解調(diào)等，同時(shí)實(shí)現(xiàn)對(duì)原始數(shù)據(jù)傳輸。信號(hào)預(yù)處理主要在DSP中完成，而FPGA內(nèi)部搭建兩個(gè)FIFO來(lái)實(shí)現(xiàn)數(shù)據(jù)傳輸，同時(shí)完成對(duì)收發(fā)單元等的控制功能。FPGA采用Xilinx的低功耗高性能產(chǎn)品Spartan6,DSP 采用Analog Device公司的低功耗DSP產(chǎn)品ADSP21479.

數(shù)據(jù)傳輸模塊采用Cypress 公司的CY7C68014,通過(guò)USB 接口完成由FPGA 向嵌入式單板機(jī)的數(shù)據(jù)傳輸。嵌入式單板機(jī)具備各種符合計(jì)算機(jī)協(xié)議的數(shù)據(jù)接口，包括與電子硬盤的存儲(chǔ)接口，與上位機(jī)的網(wǎng)絡(luò)通信接口，以及與預(yù)處理卡的USB通信接口。

數(shù)據(jù)采集系統(tǒng)硬件電路實(shí)物，如圖7所示。系統(tǒng)分成兩塊電路板，即模擬ADC板和FPGA+DSP數(shù)字板，兩者通過(guò)PMC插件連接。

4 結(jié)語(yǔ)

本文研究了影響數(shù)據(jù)采集系統(tǒng)動(dòng)態(tài)范圍的關(guān)鍵因素，給出了在采集系統(tǒng)設(shè)計(jì)時(shí)選擇芯片、設(shè)計(jì)時(shí)鐘和前端電路的依據(jù)，以此為基礎(chǔ)提出了一種高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方案。論證分析表明，該設(shè)計(jì)方案能夠滿足雷達(dá)數(shù)據(jù)采集系統(tǒng)高速大動(dòng)態(tài)范圍的要求。