0 引 言

CPLD稱為復(fù)雜可編程邏輯設(shè)計芯片，它是大規(guī)模可編程器件，具有高集成度、高可靠性、高速度的特點。CPLD是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的載體。硬件描述語言是EDA技術(shù)進行電子系統(tǒng)設(shè)計的主要表達手段，VHDL語言是常用的硬件描述語言之一;軟件開發(fā)工具是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的智能化的自動化設(shè)計工具，常用開發(fā)工具有QuartusII，Ispexpert，F(xiàn)oundation等。CPLD以高速、高可靠性、串并行工作方式等特點在電子設(shè)計中廣泛應(yīng)用。它打破了軟硬件之間的界限，加速了產(chǎn)品的開發(fā)過程。同樣單片機具有性價比高、功能靈活、良好的數(shù)據(jù)處理能力等特點。 CPLD芯片與單片機結(jié)合在高性能儀器儀表中應(yīng)用廣泛。

1 電路的仿真設(shè)計

1.1 硬件電路功能

用一片MCS-51芯片、一片CPLD/FPGA芯片、模/數(shù)轉(zhuǎn)換器ADC0809和數(shù)/模轉(zhuǎn)換器DAC0832構(gòu)成一個數(shù)據(jù)采集系統(tǒng)，并用CPLD/FPGA實現(xiàn)數(shù)據(jù)采樣、D/A轉(zhuǎn)換輸出、有關(guān)數(shù)據(jù)顯示的控制，單片機完成對A/D轉(zhuǎn)換數(shù)據(jù)運算。電路如圖1所示。

系統(tǒng)功能如下：系統(tǒng)按一定速率采集輸入電壓Ui，經(jīng)AD0809轉(zhuǎn)換為8位數(shù)字量data;輸入數(shù)據(jù)與通過CPLD/FPGA采樣后輸入單片機進行相關(guān)運算，最后通過CPLD/FPGA送至DAC0832轉(zhuǎn)換為△U;數(shù)據(jù)采集和處理均在數(shù)據(jù)采集系統(tǒng)控制器的管理下有序進行。工作速率由時鐘信號 CLK的速率決定。

1.2 單片機與CPLD/FPGA接口設(shè)計

單片機采用以總線方式與可編程芯片進行數(shù)據(jù)與控制信息通信，此方式有許多優(yōu)點：

(1)速度快。其通信工作時序是純硬件行為，對于MCS-51單片機只需一條單字節(jié)指令就能完成所需的讀/寫時序如MOV@DPTR A和MOVA@DPTR。

(2)節(jié)省CPLD芯片的I/O口線。如果將圖中的譯碼器設(shè)置足夠的譯碼輸出以及安排足夠的鎖存器就能僅通過19根I/O口線在FPGA/CPLD與單片機之間進行各種類型的數(shù)據(jù)與控制信息交換。

(3)相對于非總線方式單片機的編程簡捷控制可靠。

(4)在FPGA/CPLD中通過邏輯切換單片機易于與SRAM或ROM接口。這種方式首先由FPGA/CPLD與接口的高速A/D等器件進行高速數(shù)據(jù)采樣并將數(shù)據(jù)暫存于SRAM中。采樣結(jié)束后通過切換使單片機與SRAM以總線方式進行數(shù)據(jù)通信以便發(fā)揮單片機強大的數(shù)據(jù)處理能力。

系統(tǒng)工作過程如下：ALE為地址鎖存使能信號，當(dāng)下降沿來時，將P0口將低8位地址送入可編程芯片CPLD/FPGA中的地址鎖存器，然后在 P2口和P0口形成的16位地址及WR信號共同作用下，將P0口的數(shù)據(jù)送入可編程芯片。單片機通過兩條指令MOVXDPTR@ ADDR和MOVX @DPTR A將數(shù)據(jù)寫入芯片。在P2口和P0口形成的16位地址及RD信號共同作用下，將AD0809轉(zhuǎn)換后數(shù)據(jù)data送入單片機的P0口。單片機通過兩條指令 MOVX DPTR @ADDR和MOVXA@ DPTR將數(shù)據(jù)讀入P0口。設(shè)置A/D轉(zhuǎn)換器件片選信號ad_e和DA轉(zhuǎn)換器件片選信號da_e，設(shè)置數(shù)據(jù)輸入/輸出口data[7..0]。單片機與 FPGA通信接口程序(名為MCS51)通過編譯后，生成的邏輯符號如圖2所示。

CPLD使用EPM7128時鐘為16 MHz有源晶振，首先使用CLK對復(fù)位信號采樣，8051的復(fù)位信號要求是高電平維持2個機器周期，2個機器周期就是2×12=24個振蕩周期，對復(fù)位信號連續(xù)采樣10次，若是一直為高電平，就產(chǎn)生片內(nèi)復(fù)位使能信號。其他片內(nèi)寄存器以這個復(fù)位信號做同步復(fù)位，對WR.RD，ALE都做了采樣，避免毛刺干擾。

1.3 AD0809與CPLD/FPGA狀態(tài)機接口設(shè)計

1.3.1 AD0809狀態(tài)機功能設(shè)計

狀態(tài)機的最簡結(jié)構(gòu)一般由兩個進程構(gòu)成，即主控時序進程和主控組合進程。一個進程描述時序邏輯輸出，另一個進程描述組合邏輯包括進程問狀態(tài)值的傳遞邏輯以及狀態(tài)轉(zhuǎn)換值的輸出。將AD0809與CPLD/FPGA的接口設(shè)計系統(tǒng)劃分為兩部分，即數(shù)據(jù)單元和控制單元。數(shù)據(jù)單元包括保存運算數(shù)據(jù)和運算結(jié)果的數(shù)據(jù)寄存器，也包括完成數(shù)據(jù)運算的組合邏輯電路?？刂茊卧脕懋a(chǎn)生信號序列，以決定何時進行何種數(shù)據(jù)運算，控制單元要從數(shù)據(jù)單元得到條件信號，以決定繼續(xù)進行那些數(shù)據(jù)運算。數(shù)據(jù)單元要產(chǎn)生輸出信號、數(shù)據(jù)運算狀態(tài)等有用信號。數(shù)據(jù)單元和控制單元中，有兩個非常重要的信號，即復(fù)位信號和時鐘信號。復(fù)位信號保證了系統(tǒng)初始狀態(tài)的確定性，時鐘信號則是時序系統(tǒng)工作的必要條件。狀態(tài)機通常在復(fù)位信號到來的時候恢復(fù)到初始狀態(tài)，每個時鐘到來的時候內(nèi)部狀態(tài)發(fā)生變化。從AD0809的初始狀態(tài)開始，也就是狀態(tài)機復(fù)位以后開始的狀態(tài)。在建立每個狀態(tài)時都寫出關(guān)于這個狀態(tài)的文字功能描述，AD0809狀態(tài)機功能描述與相應(yīng)引腳的取值如下：

1. 3.2 ADC0809狀態(tài)機程序設(shè)計

ADC0809為單極性輸入，8位轉(zhuǎn)換精度逐次逼進式A/D轉(zhuǎn)換器。其采樣速度為每次轉(zhuǎn)換約 100μs。在轉(zhuǎn)換開始前由地址鎖存允許信號ALE將3位地址鎖入鎖存器中以確定轉(zhuǎn)換信號通道。EOC為轉(zhuǎn)換結(jié)束狀態(tài)信號，由低電平轉(zhuǎn)為高電平時指示轉(zhuǎn)換結(jié)束，此時可讀人轉(zhuǎn)換好的8位數(shù)據(jù)。EOC在低電平時指示正在進行轉(zhuǎn)換。START為轉(zhuǎn)換啟動信號，上升沿啟動。OE為數(shù)據(jù)輸出允許高電平有效。CLK為 ADC轉(zhuǎn)換時鐘輸入端口500 kHz左右。為了達到A/D器件的最高轉(zhuǎn)換速度，A/D轉(zhuǎn)換控制器必須包含監(jiān)測EOC信號的邏輯，一旦EOC從低電平變?yōu)楦唠娖郊纯蓪E置為高電平，然后傳送或顯示已轉(zhuǎn)換好的數(shù)據(jù)[DO..D7]。狀態(tài)機由三個進程組成ADC，AD_STATE和DATA_LOCK。ADC是此狀態(tài)機的主控組合邏輯進程，確定狀態(tài)的轉(zhuǎn)換方式和反饋控制信號的輸出工作過程中首先監(jiān)測系統(tǒng)復(fù)位信號RST，當(dāng)其為高電平時使此進程復(fù)位至初始態(tài)ST0。啟動A/D轉(zhuǎn)換信號 START在狀態(tài)ST3搜索轉(zhuǎn)換狀態(tài)信號EOC由0變1時即在狀態(tài)ST4開啟輸出。使能信號OE在下一狀態(tài)使LOCK產(chǎn)生一個上跳沿從而在此時啟動進程 DATA_LOCK將由0809轉(zhuǎn)換好的8位數(shù)據(jù)鎖進鎖存器ADC_DATA。根據(jù)時序電路圖通過狀態(tài)機設(shè)計程序完成與CPLD/FPGA芯片的連接。圖 3為狀態(tài)機程序仿真結(jié)果。

1.4 BCD碼轉(zhuǎn)換與顯示電路設(shè)計

當(dāng)ADC0809的基準(zhǔn)電壓(Vref)為5.12V時，最小電壓準(zhǔn)位是 5.12/28=O.2V。分析模擬輸入電壓與輸出電壓的對應(yīng)關(guān)系可知，當(dāng)ADC0809的D[7..0]收到的數(shù)據(jù)信號為10000110(即86H) 時，則高4位1000為2.56V，而低4位0110為O.12V，所以最后的電壓輸出結(jié)果是2.68V。為了方便后續(xù)的電壓數(shù)據(jù)顯示，在此將輸出電壓表示成12位的BCD碼形式。將高4位數(shù)據(jù)D(7..4)轉(zhuǎn)換為對應(yīng)的高12位BCD碼H(11..0);將低4位數(shù)據(jù)D(3..0)轉(zhuǎn)換為對應(yīng)的低12位 BCD碼L(11..O)。在程序中首先用VHDL語言描述一個新的進程Process(regl)，然后采用case…when …語句，生成并行結(jié)構(gòu)的電路。

將生成的高12位BCD碼與低12位的BCD碼相加，得到12位的BCD碼，該結(jié)果即為所求的BCD碼結(jié)果。如上述的2.56V的BCD碼是 0010 0101 0110，O.12V的BCD碼是0000 0001 00lO。所以相加的結(jié)果是0010 0110 1000，即為2.68V。因此在電路中必須設(shè)計一個12位的BCD碼加法程序，實現(xiàn)由8位二進制轉(zhuǎn)換為12位BCD碼硬件電路。在程序設(shè)計中應(yīng)當(dāng)注意的是BCD碼相加時，由最低4位加起，且每4位相加的結(jié)果超過1001時，應(yīng)加0110調(diào)整。該段程序的描述是通過一個進程 Process(HB，LB，CEN)來實現(xiàn)。其中HB表示生成的高12位BCD碼，LB表示生成的低12位BCD碼.CEN表示系統(tǒng)提供的時鐘信號。在時鐘上升沿時刻進行BCD碼相加，并判斷結(jié)果是否超過1001，判斷程序采用if…then…語句，實現(xiàn)條件判斷電路。按照圖4完成BCD碼程序轉(zhuǎn)換設(shè)計。將以上兩段程序進行組合，最終獲得由VHDL語言描述的BCD碼轉(zhuǎn)換程序。

1.5 A/D轉(zhuǎn)換與BCD碼合成系統(tǒng)電路

將A/D轉(zhuǎn)換電路與BCD碼轉(zhuǎn)換電路組成統(tǒng)一系統(tǒng)，通過硬件編程語言VHDL中的進程語句將編制成功的A/D轉(zhuǎn)換電路描述語句和BCD碼轉(zhuǎn)換電路描述語句組合成一個整體程序，通過QuartusⅡ軟件生成系統(tǒng)圖，如圖5所示。

A/D轉(zhuǎn)換結(jié)果由3位十進制數(shù)表示，每位十進制數(shù)由4位BCD碼表示，總共有12位BCD碼輸出。將電路輸出BCDOUT(11..0)分成 BCDOUT(11..8)，BCDOUT(7..4)和BCDOUT(3..0)三部分，通過三個進程Process()分別用VHDL語言編程描述 LED顯示驅(qū)動。對整個系統(tǒng)進行波形仿真，得到仿真波形如圖6所示，最后在GW48-CK實訓(xùn)開發(fā)系統(tǒng)完成功能驗證。

2 結(jié) 語

將CPLD和微機控制技術(shù)相結(jié)合，在智能儀表設(shè)計和控制系統(tǒng)設(shè)計領(lǐng)域提高了系統(tǒng)設(shè)計的靈活性，縮短了產(chǎn)品開發(fā)周期，同時使系統(tǒng)易于升級和擴展。因為采用了CPLD(復(fù)雜可編程邏輯器件)，極大提高了系統(tǒng)I/O口利用率，縮小了印刷電路板面積，提高了系統(tǒng)集成度，在多輸入/多輸出的數(shù)據(jù)采集和控制系統(tǒng)領(lǐng)域有十分廣闊應(yīng)用前景。