前些年，LVDS(低壓差分開(kāi)關(guān))開(kāi)始逐漸取代CMOS。 而如今，JESD204B也顯現(xiàn)出類(lèi)似的發(fā)展趨勢(shì)。

CMOS I/O接口包含單獨(dú)的單端邏輯信號(hào)。 LVDS將這些單端邏輯信號(hào)轉(zhuǎn)變?yōu)?80°反相(從而是差分)信號(hào)線路對(duì)。 差分信號(hào)可產(chǎn)生更高的抗干擾能力，因此通常能夠以更低功率水平工作，以實(shí)現(xiàn)等效信噪比。 JESD204接口標(biāo)準(zhǔn)針對(duì)通過(guò)串行鏈路發(fā)送和接收數(shù)據(jù)，通常是從ADC至FPGA或ASCI。 其它修訂版本則闡述時(shí)鐘和多個(gè)數(shù)據(jù)信號(hào)路徑(“通道”)相關(guān)內(nèi)容，以及通道同步問(wèn)題。 顯然，系統(tǒng)設(shè)計(jì)人員似乎不愿意對(duì)轉(zhuǎn)換器與FPGA或ASIC之間的接口做出這么大的改變。 畢竟，這需要修改設(shè)計(jì)，不是嗎? 人們理所當(dāng)然地認(rèn)為做出改變應(yīng)該很容易。 縱觀大局，改變需要進(jìn)行工程設(shè)計(jì)，需要付出時(shí)間和金錢(qián)。 然而，隨著技術(shù)的不斷進(jìn)步以及系統(tǒng)帶寬要求越來(lái)越高，同樣必須進(jìn)一步提高轉(zhuǎn)換器的采樣速率。 這就使得LVDS將不再適用。 雖然LVDS的電流和功耗依然相對(duì)較為平坦，但接口的最高速度受到了限制。 這是由于驅(qū)動(dòng)器架構(gòu)以及許多數(shù)據(jù)線路都必須與某個(gè)數(shù)據(jù)時(shí)鐘同步所導(dǎo)致的。

表1顯示，當(dāng)12位轉(zhuǎn)換器以200 MSPS采樣速率運(yùn)行時(shí)，JESD204B使用的CML(電流模式邏輯)輸出驅(qū)動(dòng)器的功耗效率更具優(yōu)勢(shì)。 由于數(shù)據(jù)的串行化，與LVDS和CMOS驅(qū)動(dòng)器相比，給定分辨率下CML所需的輸出對(duì)數(shù)較少。 表中數(shù)據(jù)假設(shè)CMOS和LVDS輸出的每個(gè)通道均采用同步時(shí)鐘，使用CML輸出時(shí)JESD204B的最大數(shù)據(jù)速率為4.0 GB(比JESD204B限值12.5 GB的一半還低)。 使用JESD204B時(shí)，引腳數(shù)量明顯減少。

表1

引腳數(shù)量比較 – 200MSPS轉(zhuǎn)換器

借此，對(duì)以2.0GSPS采樣速率運(yùn)行的12位轉(zhuǎn)換器進(jìn)行進(jìn)一步的討論。 通過(guò)表2，我們能夠更加清楚地看到使用JESD204B的好處。 因?yàn)槭褂肅MOS輸出與千兆采樣轉(zhuǎn)換器接口完全不可行，所以本例中我們將不考慮CMOS。 在這種情況下，我們將轉(zhuǎn)換器通道數(shù)量限制為四通道。 為確保數(shù)據(jù)速率處于當(dāng)今市場(chǎng)上大多數(shù)FPGA的限值范圍內(nèi)，每位需要兩對(duì)LVDS輸出。 如表中所示，由于采用JESD204B減少了輸出引腳的數(shù)量，所以明顯降低了輸出路由的復(fù)雜性。

表2

引腳數(shù)量比較 – 2.0GSPS轉(zhuǎn)換器

綜上所述，LVDS并不會(huì)被完全淘汰。 因?yàn)镸SPS系列轉(zhuǎn)換器仍擁有較大的市場(chǎng)。但是，LVDS需注意的是，JESD204B的時(shí)代即將到來(lái)!