2008年7月2號，面向高性能數字信號處理(DSP)設計，Altera公司(NASDAQ: ALTR)今天發(fā)布具有第二代模型綜合技術的DSP Builder工具8.0。該技術使DSP設計人員第一次能夠自動生成基于高級Simulink設計描述的時序優(yōu)化RTL代碼。借助這一新的DSP Builder，設計人員在幾分鐘內就可以實現接近峰值FPGA性能的高性能設計。和手動優(yōu)化HDL代碼需要數小時甚至數天時間相比，這大大提高了效能。

The MathWorks信號處理和通信市場總監(jiān)Ken Karnofsky評論說：“DSP Builder是第二代基于模型的綜合技術，在設計高性能DSP時，客戶可以借助該技術使用Simulink作為建模、仿真和實施環(huán)境。該技術大大提高了設計人員在Altera FPGA上實現DSP功能時的效能。”

設計無線基站多載波、多天線RF處理等實際應用中的多通道信號處理數據通路時，新的DSP Builder第二代綜合技術極大地提高了效能。DSP Builder工具自動加入流水線級和寄存器，通過時分復用生成高度優(yōu)化的功能設計，例如數字上變頻(DUC)、下變頻(DDC)、峰值因子抑制 (CFR)和數字預失真(DPD)等。這大大提高了效能，使用戶能夠迅速完成系統級設計，針對載波帶寬、載波數、天線和分區(qū)變化輕松調整設計。DSP Builder 8.0提供了多天線、多載波WiMAX和WCDMA DUC設計實例，以及DDC設計等。

Altera軟件、嵌入式和DSP市場總監(jiān)Chris Balough表示，“Altera一直在為FPGA設計效能設置標準，包括高性能DSP設計。DSP Builder 8.0中包含的創(chuàng)新綜合技術實現了時序推動的FPGA實施環(huán)境，幫助設計人員通過簡單的點擊獲得他們需要的系統性能——效能提高了一個數量級。”

DSP Builder簡介

DSP Builder是在高性能FPGA平臺中迅速高效實現Simulink設計的前沿綜合技術。Altera DSP Builder讀取使用DSP Builder/MegaCore®模塊構建的Simulink模型文件(.mdl)，生成VHDL文件和命令行(Tcl)腳本進行綜合、硬件實施和仿真。該技術在算法友好的開發(fā)環(huán)境中建立DSP設計硬件描述，從而縮短了DSP設計周期。

Altera簡介

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