現(xiàn)代電子設(shè)計和芯片制造技術(shù)正在飛速發(fā)展，電路的復(fù)雜度、元器件布局以及布線密度、開關(guān)速度、時鐘和總線頻率等各項指標(biāo)參數(shù)都呈快速上升趨勢。當(dāng)上升時間超過傳輸延時的1/6時，反射、串?dāng)_、振蕩以及傳輸線效應(yīng)等涉及到的時序、信號完整性(SI)、EMI等一系列問題決定著產(chǎn)品設(shè)計的成敗。特別是 DDR2系統(tǒng)，可支持高達(dá)9.6 GB/s的帶寬(FB-DIMMs)，時鐘頻率高達(dá)0.9 GHz[1-2]，高速DDR2系統(tǒng)的信號完整性和時序問題，己經(jīng)成為設(shè)計能否成功的關(guān)鍵因素之一。因此，在印制電路板(PCB)設(shè)計完成之前，運(yùn)用仿真工具對PCB進(jìn)行板級的信號完整性仿真和時序分析，進(jìn)行分析和設(shè)計的優(yōu)化，可以發(fā)現(xiàn)調(diào)試過程中可能產(chǎn)生的問題，從而可節(jié)約成本、縮短產(chǎn)品的設(shè)計周期。

1 模型的選取

在基于計算機(jī)分析信號完整性和時序分析的過程中，建立實(shí)際驅(qū)動IC的模型十分關(guān)鍵。目前主要有三種可以用于PCB板級信號完整性分析的模型:SPICE模型、IBIS模型和AMS模型[3-5]。

IBIS模型由于采用IN和V/T表的形式來描述I/O單元和引腳的特性，不但方便易得，而且不依賴于不同的仿真工具，計算量較小。

SPICE模型需要IC廠商提供詳細(xì)、準(zhǔn)確描述I/O單元的內(nèi)部設(shè)計和晶體管制造參數(shù)這些涉及到知識產(chǎn)權(quán)的機(jī)密數(shù)據(jù)，所以SPICE模型不易獲取。其分析精度主要取決于模型參數(shù)的來源(即數(shù)據(jù)的精確性)以及模型方程式的適用范圍。使用不同仿真工具進(jìn)行SPICE模型仿真時，會產(chǎn)生不同的分析精度。

AMS建模語言與IBIS模型同樣也是數(shù)據(jù)形式來描述IC的特性，可以應(yīng)用在多種不同類型的仿真工具中。AMS模型在PCB板級信號完整性分析中的可行性和計算精度毫不遜色于SPICE和IBIS模型，但目前支持的仿真工具還不是很多。

綜合比較上述三種模型，由于IBIS模型的方便、快捷、具有必要的精確度以及精度不依賴于仿真工具的優(yōu)點(diǎn)，本文選取IBIS模型進(jìn)行仿真。

2 仿真工具的選取

Mentor公司推出的仿真工具其功能十分強(qiáng)大，Hyperlynx可進(jìn)行多電路板分析，包括趨膚效應(yīng)、電介質(zhì)損耗效應(yīng)、損耗傳輸線效應(yīng)的精確模擬，具有數(shù)千兆位信號的內(nèi)部符號干擾圖表分析功能;可為多位激勵源、抖動、眼圖和眼罩定義區(qū)域;可以建立隨頻率變化的過孔模型而進(jìn)行分析;進(jìn)行差分信號模擬和分析來對包括差分阻抗和不同終端負(fù)載的優(yōu)化;Terminator Wizard能夠分析并計算出使用包括串聯(lián)終端、并聯(lián)、并聯(lián)交流電和差分最佳的終端方案;通過輻射法和傳輸線電流分析來發(fā)現(xiàn)EMC故障問題;支持所有的 PCB布線和布局程序[6-7]。

Hyperlynx還可方便地采用IBIS或HSPICE模型進(jìn)行仿真，自帶7 000個通用IC模型庫，或根據(jù)數(shù)據(jù)簿信息運(yùn)用可視化IBIS編輯器允許測試和編輯IBIS模式來創(chuàng)建用戶的模型。Hyperlynx還具有界面友好、方便易用的優(yōu)點(diǎn)。綜合Hyperlynx的優(yōu)點(diǎn)，本文選取Hyperlynx進(jìn)行仿真分析。

3 設(shè)計實(shí)例

下面給出應(yīng)用Hyperlynx7.7前仿真工具Linesim和級仿真工具Boardsim利用IBIS模型對基于MIPS架構(gòu)的XLS606 CPU的信號線進(jìn)行分析。

CPU的最大外頻為1 GHz，內(nèi)存選用Micron公司的DDR2-800，信號線走中間層，參考上下兩層地，因?yàn)樾盘柟ぷ黝l率達(dá)到400 MHz，故布線密度大，很容易出現(xiàn)信號完整性問題。

布線前仿真可以根據(jù)PCB對信號完整性的要求，幫助設(shè)計者合理布置元器件、規(guī)劃系統(tǒng)時鐘網(wǎng)絡(luò)以及確定關(guān)鍵線網(wǎng)的端接策略。在布線過程中跟蹤設(shè)計，隨時反饋布線效果，確定PCB布線的約束規(guī)則，如參數(shù)設(shè)置和布線約束等(這里不詳細(xì)敘述)。

在運(yùn)用CAD設(shè)計工具設(shè)計得出具有關(guān)鍵元件布局和關(guān)鍵網(wǎng)絡(luò)的走線的基本元素的PCB后，綜合考慮如電氣、電磁兼容性(EMC)等因素對信號完整性(SI) 的影響以及這些因素之間的相互作用，從而進(jìn)行Boardsim布線后的仿真分析與驗(yàn)證。下面選取一些重要的DQ、DQS、MA網(wǎng)絡(luò)進(jìn)行分析。在進(jìn)行完整 PCB的布線后，可以通過Boardsim導(dǎo)入PCB文件。圖1為地址/控制線在Boardsim中的顯示圖，圖2為差分對DQS在Boardsim中的顯示圖。

在相關(guān)網(wǎng)站上下載該處理器和該型號內(nèi)存的IBIS模型。根據(jù)JESD79-2C DDR2 SDRAM SPECIFICATION的說明要求，可以知道地址/命令/控制信號以及DQS差分對或時鐘信號的DC和AC工作標(biāo)準(zhǔn)對DDR2-800要求如表1所示。根據(jù)上述指標(biāo)可以得出眼圖的數(shù)據(jù)，然后設(shè)置疊層編輯器來設(shè)置特性阻抗值，導(dǎo)入CPU以及存儲器的IBIS模型，根據(jù)實(shí)際設(shè)計設(shè)置網(wǎng)絡(luò)中上拉電阻以及濾波電容的實(shí)際值，可以讀出有效特性阻抗值Z0=54.3 Ω，以及每位周期的值。因?yàn)樾盘栴l率為400 MHz，所以每位周期設(shè)置為1.25 ns。

從圖3眼圖可以看出，信號在不同DIMM內(nèi)部和外部的信號質(zhì)量是不同的，在沒有端接電阻以及布線、阻抗調(diào)整的情況下，運(yùn)行400 MHz的頻率信號十分差，眼圖的寬度、高度、上升斜率等關(guān)鍵指標(biāo)都不符合JEDEC對DDR2-800的DC/AC規(guī)范。

圖4為修改Layout布線和端接電阻以及阻抗值等設(shè)計后的仿真眼圖，從圖4可以明顯直觀地看到，修改之后信號狀況大大改觀，而且可以直接讀出眼寬、高電平值、低電平值、采樣眼寬等信號眼圖的重要數(shù)據(jù)，以便于確定硬件和PCB設(shè)計。

同理，可以對重要的差分信號和時鐘信號進(jìn)行仿真。而DDR2中新增加的ODT(On Die Termintation)功能在仿真中可以得到體現(xiàn)。通過不設(shè)置以及設(shè)置ODT的值，可以直觀地在眼圖以及客觀地在仿真結(jié)果數(shù)據(jù)一欄中得出合成差分信號的質(zhì)量。圖5為差分信號的仿真結(jié)果眼圖。

通過眼圖和數(shù)據(jù)，可以確定最優(yōu)差分阻抗和ODT值的設(shè)置。

高速信號的PCB優(yōu)化設(shè)計，可以在PCB的設(shè)計階段，運(yùn)用Hyperlyxn仿真工具和IBIS驅(qū)動模型，對高速信號設(shè)計中的關(guān)鍵信號進(jìn)行完整性仿真和時序分析、EMI仿真、分析和優(yōu)化，可以發(fā)現(xiàn)PCB制好后調(diào)試中可能出現(xiàn)的問題，從而可以節(jié)約成本、縮短產(chǎn)品的設(shè)計時間。