摘 要： 依照軟件無(wú)線(xiàn)電數(shù)字化中頻架構(gòu)，采用音頻采集芯片PCM1801、FPGA芯片X3S500E、數(shù)模轉(zhuǎn)換器DA9654構(gòu)建硬件平臺(tái)，在此基礎(chǔ)上實(shí)現(xiàn)了FM的中頻數(shù)字調(diào)制。此外，通過(guò)對(duì)FPGA的配置，該平臺(tái)還能實(shí)現(xiàn)其他方式的調(diào)制。與傳統(tǒng)模擬調(diào)制相比，充分體現(xiàn)了軟件無(wú)線(xiàn)電配置靈活、復(fù)用性高的優(yōu)勢(shì)。
關(guān)鍵詞： 軟件無(wú)線(xiàn)電；現(xiàn)場(chǎng)可編程門(mén)陣列；直接頻率合成；調(diào)頻

為了解決軍事部門(mén)之間的通信問(wèn)題，Joseph Mitola博士于1992年提出了“軟件無(wú)線(xiàn)電”的概念[1]。其基本思想是以開(kāi)放性、可擴(kuò)展性、結(jié)構(gòu)精簡(jiǎn)的硬件作為通用平臺(tái)。把盡可能多的無(wú)線(xiàn)電功能用可重構(gòu)、可升級(jí)的構(gòu)件化軟件實(shí)現(xiàn)[2]。
軟件無(wú)線(xiàn)電的數(shù)字硬件系統(tǒng)作為軟件的載體和核心，必須有高速度、高精度、實(shí)時(shí)的運(yùn)算能力。目前主要有ASIC、FPGA、DSP作可選方案。
ASIC是硬連線(xiàn)結(jié)構(gòu)處理單元，在固定的芯片上實(shí)現(xiàn)系統(tǒng)，其電路具有速度快和功耗低的優(yōu)點(diǎn)；然而ASIC設(shè)計(jì)周期長(zhǎng)、成本高、功能相對(duì)固化致使靈活性不夠。DSP可通過(guò)編程實(shí)現(xiàn)功能的修改和升級(jí)，具有極大的靈活性；但DSP對(duì)所有信號(hào)的處理都是串行實(shí)現(xiàn)的，當(dāng)面對(duì)并行處理需求時(shí)，效率較低。FPGA有底層硬件的現(xiàn)場(chǎng)可重構(gòu)能力，比ASIC有更高的靈活性；而且可以構(gòu)造多個(gè)并行處理單元，比DSP具有更高的并行運(yùn)算效率。因此成為軟件無(wú)線(xiàn)電首選方案。
1 系統(tǒng)實(shí)現(xiàn)
本文旨在采用FPGA實(shí)現(xiàn)中頻數(shù)字化系統(tǒng)，并在系統(tǒng)上實(shí)現(xiàn)頻率調(diào)制。系統(tǒng)包括AD、DA接口設(shè)計(jì)和調(diào)頻算法的實(shí)現(xiàn)。ADC選用PCM1801；DA選用AD9762，調(diào)頻由直接頻率合成DDS(Direct Digital Synthesizer)算法實(shí)現(xiàn)[3]。
PCM1871音頻ADC采樣得到的串行數(shù)據(jù)，在A(yíng)D IP Core中轉(zhuǎn)化為并行，經(jīng)調(diào)制后，再由DA IP核轉(zhuǎn)化成DA所需要的數(shù)據(jù)格式并輸出。全局時(shí)鐘模塊為AD、DDS、DA提供時(shí)鐘，系統(tǒng)結(jié)構(gòu)如圖1所示。
圖1中的結(jié)構(gòu)有如下優(yōu)勢(shì)：通過(guò)配置不同的算法IP核，可以靈活實(shí)現(xiàn)多種調(diào)制；FPGA輸出的是頻率較低的數(shù)字中頻，降低了對(duì)DA的帶寬要求及高速數(shù)字信號(hào)傳輸帶來(lái)的信號(hào)串?dāng)_；輔以不同的本振便能工作在不同頻段下。充分體現(xiàn)了軟件無(wú)線(xiàn)電的優(yōu)勢(shì)。

1.1 AD采樣電路與驅(qū)動(dòng)