來源: rickyice"s bolgasic是極其重要的小型化技術，它有著低成本、高可靠性、高保密性等特點。隨著微電子技術的發(fā)展，asic的規(guī)模越來越大，加工工藝已進入深亞微米，深亞微米技術的發(fā)展，集成電路（asic）的規(guī)模越來越大，集成千萬門的?舷低常⊿oc）已經成為現(xiàn)實。由于soc難以置信的復雜性，soc的設計要求多種技術領域多方面的專業(yè)技術知識。從rtl級的設計描述到ip的內嵌，從功能驗證到dft，從模擬和混合信號（ams）仿真到深亞微的物理實現(xiàn)。無論是邏輯設計還是物理實現(xiàn)，soc設計均要求新的設計方法和設計手段，貫徹于整個設計過程中，以降低設計的風險。隨著競爭的日益加劇，降低設計成本、盡快將產品推向市場比以前任何時期更重要。mentor graphics 提供功能強大的設計工具以及良好的技術服務和支持，幫助您解決最具挑戰(zhàn)性的最復雜的soc設計和驗證所面臨的問題。

【設計仿真與驗證工具】
modelsim ：hdl語言仿真器
是工業(yè)界最優(yōu)秀的語言仿真器，它提供最友好的調試環(huán)境，支持pc和unix平臺，是唯一的單一內核支持vhdl和verilog混合仿真的仿真器。是作fpga、asic設計的rtl級和門級電路仿真的首選，它采用直接優(yōu)化的編譯技術、tcl/tk技術、和單一內核仿真，編譯仿真速度業(yè)界最快，編譯的代碼與平臺無關，便于保護ip核，個性化的圖形界面和用戶接口，為用戶加快調錯提供強有力的手段。全面支持vhdl和verilog語言的ieee 標準，以及ieee vital 1076.4－95 標準，支持c語言功能調用, c的模型，基于swift的smartmodel邏輯模型和硬件模型。

主要特點：
→ 采用直接編譯結構，編譯仿真速度最快；
→ 單一內核無縫地進行vhdl和verilog混合仿真；
→ 與機器和版本無關，便于數(shù)據(jù)移植和庫維護；
→ 與機器無關的編譯代碼編于保護和利用ip；
→ 簡單易用和豐富的圖形用戶界面，快速全面調試；
→ tcl/tk用戶可定制仿真器；
→ 完全支持vhdl/verilog國際標準；
→ 支持眾多的asic和fpga廠家?guī)欤?br>→ 集成的performance analyzer分析性能瓶頸，加速仿真；
→ 集成的code coverage提高整體的驗證效率；
→ 與hdl designer series和leonardospectrum一起構成完整的hdl asic/fpga設計流程。
【sst velocity 靜態(tài)時序分析工具】
sst velocity靜態(tài)時序分析工具在大規(guī)模asic的sign-off過程中扮演著不可或缺的重要角色。它使用的是基于節(jié)點的先進專利算法，其獨有的增量分析功能改變了傳統(tǒng)的迭代調試過程：在時序參數(shù)改變的情況下，它只分析受到影響的設計單元，而不是整個設計，這在asic復雜性迅速上升的情況下非常重要。它無需繁瑣的設置就可以對多時鐘復雜系統(tǒng)進行自動化分析，如：自動識別出多個時鐘域、自動檢測分析分頻時鐘和門控時鐘、自動檢測和刪除虛假路徑、精確的偏移計算等。sst velocity提供了非常友好的使用界面，易學易用，如： 通過圖形界面自動跟蹤丟失的分析信息的源泉；通過關聯(lián)的原理圖，層次圖和報告窗口快速調試時序錯誤 ； 可直接讀 入design compiler的文件和庫模型無縫集成到標準格式的網表（vhdl ，verilog和edif ， sdf）、使用tcl界面等。
主要特點：
→ 獨有的增量分析功能，可以大大減少驗證調試時間；
→ 獨有的what-if分析可以快速的比較不同的設計理念，實現(xiàn)芯片性能最佳化；
→ 獨有的自動異步時鐘分析技術可以大大簡化多時鐘復雜系統(tǒng)的驗證工作；
→ 易學易用，加速了設計驗證的效率；
→ 開放的數(shù)據(jù)接口可以使sst velocity無縫集成到標準設計流程中；
→ 其性能隨電路規(guī)模僅呈線形增長，這完全可以滿足下一代設計的要求

【formalpro 高容量soc設計的形式驗證工具】
隨著百萬門的soc和asic設計的復雜度越來越高，設計驗證要求處理的速度和容量，復雜度迅速增加，并且要求具有強大的可調試能力。formalpro提供比仿真快的多的驗證方式。它支持rtl和門級電路，可以在幾分鐘驗證綜合，dft測試插入，時鐘樹綜合，和eco變化，而動態(tài)仿真則要數(shù)小時甚至幾天。不需要仿真向量即可使你充分驗證設計，當發(fā)現(xiàn)區(qū)別時，formalpro提供強有力的調試手段確定原因，自動對應到相應電路，大幅度縮短調試時間。
主要特點：
→ 比動態(tài)仿真快幾個數(shù)量級，縮短產品上市時間；
→ 高度的覆蓋率使您對設計充滿信心；
→ 標準的vhdl、verilog接口適應任何設計；
→ 對門級電路不需要額外的庫；
→ 隨設計增大所需內存只是線性增加可以驗證千萬門設計；
→ 不需要重新劃分層次即可對整個設計驗證；
→ 超強的調試能力，快速診斷設計差別并定位和圖形化顯示

【seamless cve: 軟/硬件協(xié)同驗證環(huán)境】
seamless cve是mentor graphics推出的嵌入式系統(tǒng)軟/硬件協(xié)同驗證解決方案。通常，嵌入式軟件的開發(fā)會滯后于硬件開發(fā)，特別是軟/硬件的集成調試，必須等到物理原型生產出來以后。所以無法在設計的早期發(fā)現(xiàn)軟/硬件接口之間的問題。一旦硬件原型有錯，修改后還