隨著數(shù)字信號處理技術(shù)的快速發(fā)展，數(shù)字信號處理器（DSP）越來越廣泛地應(yīng)用于各種實(shí)時嵌入式系統(tǒng)中。數(shù)字信號處理（Digital Signal Processing，簡稱DSP）是一門涉及許多學(xué)科而又廣泛應(yīng)用于許多領(lǐng)域的新興學(xué)科。20世紀(jì)60年代以來，隨著計算機(jī)和信息技術(shù)的飛速發(fā)展，數(shù)字信號處理技術(shù)應(yīng)運(yùn)而生并得到迅速的發(fā)展。數(shù)字信號處理是一種通過使用數(shù)學(xué)技巧執(zhí)行轉(zhuǎn)換或提取信息，來處理現(xiàn)實(shí)信號的方法，這些信號由數(shù)字序列表示。在過去的二十多年時間里，數(shù)字信號處理已經(jīng)在通信等領(lǐng)域得到極為廣泛的應(yīng)用。德州儀器、Freescale等半導(dǎo)體廠商在這一領(lǐng)域擁有很強(qiáng)的實(shí)力。

本文采用德州儀器公司的16位定點(diǎn)DSP芯片TMS320VC5509A（以下簡稱5509A），其PGE封裝形式只有14根地址總線（A0～A13），最大只能尋址16KB的Flash存儲器。若要尋址更大地址空間，就需要控制Flash存儲器的高位地址線。常見的解決方案是采用DSP的通用輸入輸出GPIO（General Purpose Input/Output）引腳來控制Flash的高位地址線，從而實(shí)現(xiàn)Flash存儲器的分頁訪問。然而，對于較大容量的Flash存儲器，本文介紹了一種基于CPLD快速譯碼的DSP二次引導(dǎo)方法，利用CPLD的時序嚴(yán)格、譯碼速度快、可在線編程等特點(diǎn)，在 DSP的外部存儲器接口EMIF的CE2空間模擬了一個Flash換頁寄存器FPR（Flash Page Register），在上電復(fù)位后控制Flash的高位地址線，從而實(shí)現(xiàn)Flash的分頁訪問。

CPLD（Complex Programmable Logic Device）復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計的數(shù)字系統(tǒng)。CPLD主要是由可編程邏輯宏單元（MC，Macro Cell）圍繞中心的可編程互連矩陣單元組成。其中MC結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的I/O單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于CPLD內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點(diǎn)。

1 TMS320VC5509A的并行引導(dǎo)模式

1.1 5509A的引導(dǎo)模式

5509A的引導(dǎo)模式選擇是通過4個模式選擇引腳BOOTM[3：0]來配置的，BOOTM3~0引腳分別與GPIO0、3、2、1相連。5509A提供了六種引導(dǎo)模式，即EHPI引導(dǎo)模式、8位/16位并行EMIF引導(dǎo)模式、8位/16位標(biāo)準(zhǔn)串行口引導(dǎo)模式、SPI EEPROM引導(dǎo)模式、USB引導(dǎo)模式以及I2C E2PROM引導(dǎo)模式。

在16位并行EMIF引導(dǎo)模式下，DSP芯片內(nèi)部固化的Bootloader程序上電復(fù)位后，首先從CE1空間首地址0x200000h處開始讀取程序代碼，DSP芯片，也稱數(shù)字信號處理器， 是一種具有特殊結(jié)構(gòu)的微處理器。DSP芯片的內(nèi)部采用程序和數(shù)據(jù)分開的哈佛結(jié)構(gòu)，具有專門的硬件乘法器，廣泛采用流水線操作，提供特殊的DSP指令，可以用來快速的實(shí)現(xiàn)各種數(shù)字信號處理算法。

1.2 5509A的引導(dǎo)表格式

程序代碼以引導(dǎo)表的格式存儲在Flash存儲器中。引導(dǎo)表是獨(dú)立于所選引導(dǎo)模式的一種特定的格式，包含了用戶程序的代碼段、數(shù)據(jù)段、段在RAM中的目標(biāo)地址以及程序入口地址等其他相關(guān)信息。5509A引導(dǎo)表結(jié)構(gòu)如表1所示。

DSP芯片內(nèi)部固化的Bootloader的主要功能是將Flash中存儲的引導(dǎo)表按一定順序加載到RAM中，然后跳轉(zhuǎn)到32位程序入口地址開始執(zhí)行。引導(dǎo)表文件可以通過TI公司提供的16進(jìn)制轉(zhuǎn)換工具生成，一般是hex格式，然后將此hex文件燒寫到 Flash存儲器中供Bootloader加載。

2 DSP二次Bootloader的原理及實(shí)現(xiàn)

由上述分析可知，DSP用戶程序的并行加載過程是由DSP內(nèi)固化的Bootloader實(shí)現(xiàn)的。由于5509A的PGE封裝只有14根地址線，最多只能訪問到16K×16bit地址空間。對于超過16KB的用戶代碼，Bootloader將不能加載全部的引導(dǎo)表文件。

二次Bootloader的原理是由用戶自行編寫一個代碼長度小于16KB的引導(dǎo)程序（以下簡稱 uboot），其功能與DSP內(nèi)固化的Bootloader相同，用于加載最終的用戶代碼。BootLoader就是在操作系統(tǒng)內(nèi)核運(yùn)行之前運(yùn)行的一段小程序。通過這段小程序，我們可以初始化硬件設(shè)備、建立內(nèi)存空間映射圖，從而將系統(tǒng)的軟硬件環(huán)境帶到一個合適狀態(tài)，以便為最終調(diào)用操作系統(tǒng)內(nèi)核準(zhǔn)備好正確的環(huán)境。在嵌入式系統(tǒng)中，通常并沒有像BIOS那樣的固件程序（注，有的嵌入式CPU也會內(nèi)嵌一段短小的啟動程序），因此整個系統(tǒng)的加載啟動任務(wù)就完全由BootLoader來完成。比如在一個基于ARM7TDMI core的嵌入式系統(tǒng)中，系統(tǒng)在上電或復(fù)位時通常都從地址0x00000000處開始執(zhí)行，而在這個地址處安排的通常就是系統(tǒng)的BootLoader程序。

2.1 DSP與Flash及CPLD的硬件接口

本文采用AMD的 Am29LV800作為DSP的外部存儲器擴(kuò)展。Am29LV800按8位方式訪問，容量為1M字；按16位方式訪問，容量為512K字。DSP外圍電路邏輯譯碼及Flash高位地址線模擬由CPLD實(shí)現(xiàn)。Xilinx公司的XC9572XL是一款高性能的CPLD芯片，最高主頻可達(dá)178MHz，包含了72個宏單元，1600個可用門電路，其TQFP封裝有72個可用I/O引腳[7]。圖1是5509A與CPLD及Flash之間的硬件接口設(shè)計原理圖。

如圖1所示，5509A的地址線A[13：1]與Flash的地址線A[12：0]，A0未用。Flash存儲器被映射到DSP的CE1空間，由片選線CE1經(jīng)CPLD譯碼后選通。其中DSP的地址線A13和A與CPLD接口，用于換頁寄存器FPR的模擬。

2.2 CPLD譯碼VHDL程序設(shè)計

目前DSP系統(tǒng)主頻越來越高，運(yùn)算速度越來越快，利用小規(guī)模邏輯器件譯碼的方式已不能滿足DSP系統(tǒng)性能的需求。CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計的數(shù)字系統(tǒng)。

本文利用CPLD的快速邏輯譯碼功能，模擬了一個FPR寄存器來控制Flash的高位地址線。VHDL語言源程序如下：

begin

fce <=ce1；

foe <=aoe；

fwe <=awe；

h_addr <=a13；

l_addr <=a3&a2&a1；

datain <=d5&d4&d3&d2&d1&d0；

facs <=′1′ when h_addr=′1′

and ce2=′0′ and l_addr="000"

else ′0′； --CE2 0x400000

FPR：process（facs，awe，reset）

begin

if reset=′0′ then

fa<=″000000″；

else if reset=′1′ then

if awe′event and awe=′1′ then

if facs=′1′ then

fa<=datain（5 downto 0）；

end if；

end if；

end if；

end process；

dataout<=fa when aoe=′0′ and facs=′1′

else ″ZZZZZZ″；

d5 <=dataout（5）；

d4 <=dataout（4）；

d3 <=dataout（3）；

d2 <=dataout（2）；

d1 <=dataout（1）；

d0 <=dataout（0）；

fa18 <=fa（18）；

fa17 <=fa（17）；

fa16 <=fa（16）；

fa15 <=fa（15）；

fa14 <=fa（14）；

fa13 <=fa（13）；

end behaviour；

由上述VHDL程序可知，F(xiàn)PR寄存器被映射到了CE2空間的0x401000地址。其中引入A13及A[3:1]地址線的目的是為了便于以后的功能擴(kuò)展，映射出更多的寄存器，VHDL全名Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自IEEE-1076（簡稱87版）之后，各EDA公司相繼推出自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。1993年，IEEE對VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，簡稱93版。VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多EDA公司支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。

FPR寄存器定義如表2所示。

FPR寄存器的第5～0位分別控制Flash的高位地址線A18～A13，第7～6位無效。當(dāng)DSP 上電復(fù)位時，F(xiàn)PR寄存器的值被設(shè)置為全0，此時Flash的所有高位地址線均處于低電平狀態(tài)，DSP開始訪問Flash的最低8KB地址單元。復(fù)位結(jié)束，就可以對FPR寄存器寫入值，改變Flash的高位地址，從而實(shí)現(xiàn)Flash的分頁訪問。這樣Am29LV800 Flash的512K字存儲空間相當(dāng)于被劃分為64頁（0～63），每頁8K字，當(dāng)程序大于一頁時，修改FPR，進(jìn)行軟件翻頁，讀入下一頁Flash數(shù)據(jù)，此時FPR寄存器與Flash的地址映射關(guān)系為：

Flash地址單元=（FPR《13）+DSP地址線A[13：1]

2.3 二次Bootloader的實(shí)現(xiàn)

基于上述的設(shè)計和分析，要實(shí)現(xiàn)大程序的自動引導(dǎo)，可以采用二次Bootloader的方法。首先要設(shè)計一個uboot程序，大小不能超過一頁。將 uboot程序燒寫到Flash存儲器的第0頁，也就是DSP上電復(fù)位后被固化的Bootloader自行引導(dǎo)的那一頁。uboot的主要功能是通過修改 FPR寄存器值，并按照引導(dǎo)表的格式讀取Flash存儲器的其他頁程序到RAM中，最后跳轉(zhuǎn)到用戶程序的32位入口地址開始執(zhí)行，即：

unsigned int*FPR=（unsigned int*） 0x401000；

若*FPR=1，即可以訪問Flash的第1頁。

在編寫uboot程序和用戶程序時，要對存儲器空間重新分配，即在定義CMD文件時，要注意用戶程序所占用的存儲空間不能與uboot程序占用的存儲空間重疊。因?yàn)閡boot首先被加載運(yùn)行，在運(yùn)行時加載用戶程序，也需要占用RAM地址空間。而且uboot程序代碼長度不能超過一頁。當(dāng)燒寫Flash時，必須將uboot程序燒寫到Flash的第0頁，然后將用戶程序燒寫到第一頁或以后的存儲空間中。

3 實(shí)驗(yàn)結(jié)果

以煤礦井下煤矸分界傳感器為例，測試本文介紹的基于CPLD譯碼的DSP二次Bootloader方法。該傳感器采集放煤時煤矸石振動信號，經(jīng)AD轉(zhuǎn)換后送入DSP經(jīng)數(shù)字信號處理，分析得出煤矸石放落比例。

將大小約2K字的uboot程序燒寫到Flash第0頁，用戶燒寫到第1～3頁。經(jīng)多次測試，該系統(tǒng)從上電復(fù)位到開始運(yùn)行用戶程序，耗時大約0.3s，而且系統(tǒng)運(yùn)行穩(wěn)定可靠。

本文介紹的基于CPLD快速譯碼的DSP二次Bootloader方法，利用CPLD器件的快速譯碼功能，模擬了一個換頁寄存器，實(shí)現(xiàn)了大程序的上電后二次引導(dǎo)。與常見的利用GPIO換頁的方法相比。