隨著數(shù)字技術的進步，高速、超大規(guī)模集成電路廣泛使用，3G移動終端基帶信號處理系統(tǒng)正朝著靈活、高度集成化、模塊化、通用化的方向發(fā)展。基帶信號處理器是數(shù)字技術與通信技術相結(jié)合的產(chǎn)物，它能靈活處理數(shù)字基帶信號，調(diào)制無線信號以便實現(xiàn)同通信網(wǎng)絡系統(tǒng)前端基站的無線通信。文章設計了一種基于先進微處理器(ARM)、數(shù)字信號處理(DSP)和現(xiàn)場可編程門陣列(FPGA)體系結(jié)構(gòu)的3G移動終端基帶信號處理器。這種體系結(jié)構(gòu)的優(yōu)點在于當提供更能滿足客戶需求的先進處理器時，整個系統(tǒng)容易集成，而且可以通過軟件方法方便地增加功能，而不必定制只讀存儲器(ROM)編碼的新芯片。同時系統(tǒng)使用軟件實現(xiàn)聯(lián)合檢測和信號解碼功能，通過軟件更新輕松實現(xiàn)對系統(tǒng)的任何升級，無需硬件修改。

1 設計思路

隨著實時數(shù)字信號處理技術的發(fā)展，ARM、DSP和FPGA體系結(jié)構(gòu)成為3G移動終端實現(xiàn)的主要方式。本文的設計通過ARM對目標及環(huán)境進行建模、運算，生成網(wǎng)絡協(xié)議仿真數(shù)據(jù)庫，應用DSP進行數(shù)據(jù)調(diào)度、運算和處理，最后形成所需的調(diào)幅、調(diào)相、調(diào)頻等控制字，通過FPGA控制收發(fā)器芯片產(chǎn)生射頻模擬信號。利用數(shù)字芯片之間的通用性，ARM與DSP間的通信，不僅能實時處理接收和發(fā)送的數(shù)據(jù)，還可以適應不同移動網(wǎng)絡的具體要求，同時方便加載新的程序。FPGA數(shù)字頻率合成技術以其在頻率捷變速度、相位連續(xù)性、相對帶寬、高分辨率以及集成化等方面的優(yōu)異性能，為 3G移動終端射頻信號模擬的實現(xiàn)方式提供了選擇。

2 硬件實現(xiàn)

本系統(tǒng)主要部分是ARM主控模塊、DSP實時數(shù)據(jù)處理模塊和FPGA信號生成模塊。ARM主控模塊實現(xiàn)物理層與協(xié)議棧的通信，接收高層的指令，執(zhí)行相應的任務。如協(xié)議棧需要在某些子幀中的某個或幾個上行時隙發(fā)送數(shù)據(jù)到核心網(wǎng)，在某些子幀中的某個或幾個下行時隙接收核心網(wǎng)的數(shù)據(jù)，這時把所有的指令和數(shù)據(jù)都存放在同步動態(tài)隨機存儲器(SDRAM)中，然后通知DSP去執(zhí)行。DSP實時數(shù)據(jù)處理模塊得到數(shù)據(jù)和命令后，首先處理發(fā)送數(shù)據(jù)，對數(shù)據(jù)進行信道編碼調(diào)制、CRC附著、交織、擴頻調(diào)制等，然后處理接收數(shù)據(jù)，如信道估計、去干擾、CRC校驗、信道解碼、解擴、唯特比解碼等。FPGA為信號生成模塊，管理26 M時鐘，進行分頻的任務，控制模擬基帶(ABB)的自動發(fā)送功率控制(APC)、自動接收增益控制(AGC)、自動頻率控制(AFC)等，同時也實時控制射頻(RF)的工作。當DSP中的一些算法非常穩(wěn)定后，可以用FPGA來實現(xiàn)這些算法，減少DSP的處理負擔。其硬件電路如圖1所示。

2.1 接口

ARM與DSP的數(shù)據(jù)交換是通過雙口隨機存儲器(RAM)來實現(xiàn)的，即圖1中的SDRAM，起到上下行控制命令、參數(shù)和數(shù)據(jù)等緩存和交換的作用。這里收發(fā)雙口RAM數(shù)據(jù)線的位數(shù)大小為16 bit， SDRAM 存儲大小為128 M。硬件中斷信號線8(INT8)與硬件中斷信號線9(INT9)每5 ms相互產(chǎn)生一次，等于TD-SCDMA空口信號的子幀中斷，同時也可以作為ARM與DSP的控制命令、響應來實現(xiàn)ARM與DSP之間的通信。

FPGA的主要的接口有data_out[15:0]接口，與數(shù)模轉(zhuǎn)換器(A/D)接口和與RF接口。

data_out[15:0]接口用來輸出FPGA運算的結(jié)果，與DSP的數(shù)據(jù)總線掛接在一起，在FPGA內(nèi)部設置一個三態(tài)門，開門信號就是 FPGA的片選信號CE。當CE不選通的時候，三態(tài)門輸出為高阻狀態(tài)，不會影響DSP的數(shù)據(jù)總線。在每一個樣點間隔的時間內(nèi)，F(xiàn)PGA運算出相關值的實部和虛部，將它們分別鎖存在4個16 bit的鎖存器中，并將與DSP相連的data_ready信號置高電平，表示數(shù)據(jù)已經(jīng)準備好。DSP檢測到data_ready為高后會進行讀操作，用地址總線的高幾位產(chǎn)生出片選信號將FPGA選通，通過地址總線的低兩位A0、A1來選擇4個鎖存器的其中一個，依次讀取實部和虛部兩個32位數(shù)的高16位和低16位。FPGA內(nèi)部會對DSP的讀操作計數(shù)，確認數(shù)據(jù)分4次讀出后，則將data_ready置低，直到下一次運算完畢后再抬高。FPGA的頻率、相位和幅度控制字的設置和控制信號的產(chǎn)生由TMS320C5510完成，F(xiàn)PGA可以看作是異步存儲設備與TMS320C5510的外存儲器接口 (EMIF)相連，EMIF采用32 bit總線。

與數(shù)模轉(zhuǎn)換器(A/D)接口的A/D一端連接ABB，另一端連接FPGA，傳輸要發(fā)送的數(shù)據(jù)和移動網(wǎng)絡接收的數(shù)據(jù)。在與A/D的接口部分中，有 3個輸入端RIF、PS和CLK。RIF用來串行輸入A/D轉(zhuǎn)換來的樣點值;PS為幀同步信號，它在輸入到FPGA后用來驅(qū)動FPGA內(nèi)部的總體控制模塊;Clock為移位時鐘，它控制A/D與FPGA之間數(shù)據(jù)串行傳輸?shù)囊莆弧?br>
與RF接口主要是用來控制發(fā)送和接收RF芯片工作。

2.2 主控模塊

主控模塊負責控制和協(xié)調(diào)各種工作，ARM采用TI公司生產(chǎn)的開放式多媒體應用平臺(OMAP)微處理器，通過集成鎖相環(huán)倍頻系統(tǒng)主頻可以達到 66 MHz，最大外部存儲空間可達256 MB，片上資源豐富，外圍控制能力強性價比高。由它控制DSP模塊接收網(wǎng)絡發(fā)送的命令及參數(shù)，實現(xiàn)無線自由的協(xié)議通信。

2.3 實時數(shù)據(jù)處理模塊

實時數(shù)據(jù)處理模塊[1]通過共享內(nèi)存與ARM實現(xiàn)發(fā)送的命令、傳輸參數(shù)和數(shù)據(jù)，根據(jù)設定的移動終端工作狀態(tài)，如Cell Search、隨機接入過程(RA)、專用控制信道(DCCH)，及目標、環(huán)境的實時動態(tài)計算FPGA的控制字。同時也通過共享內(nèi)存上報從網(wǎng)絡接收的數(shù)據(jù)和信息傳輸給ARM;通過鎖存器向處理板提供控衰減控制信號實現(xiàn)睡眠，來達到省電。DSP采用TI公司C5000系列中的TMS320C5510，系統(tǒng)時鐘達600 MHz，數(shù)據(jù)處理速率可以達到4 800 MIPS。提供32/16 bit主機口，具有兩個獨立的外部存儲器接口，其中EMIF支持64 bit總線寬度。

2.4 FPGA模塊設計

本文的設計采用Stratix系列芯片，內(nèi)嵌多達10 Mbit的3種RAM塊：512 bit容量的小型RAM、4 KB容量的標準RAM、512 KB的大容量RAM。FPGA模塊具有True_LVDS電路，支持低電壓差分信號(LVDS)、低電壓正射極耦合邏輯(LVPECL)、準電流模式邏輯 (PCML)和超傳輸模式(HyperTranport)差分I/O電氣標準，且有高速通信接口。本設計提供了完整的時鐘管理方案，具有層次化的結(jié)構(gòu)和多達12個鎖相環(huán)(PLL)。Stratix系列使用的開發(fā)軟件是Altera公司提供的新一**發(fā)軟件Quartus II。