具有較高時鐘率和速度的高速dsp系統(tǒng)設計正在變得日益復雜。結(jié)果，增加了噪聲源數(shù)?，F(xiàn)在，高端dsp的時鐘率（1ghz）和速度（500mhz）產(chǎn)生可觀的諧波，這些是由于pcb線跡的作用如同天線所致。由此引起的噪聲使音頻、視頻、圖像和通信功能降低并對達到fcc/ce商標認證造成問題。為了降低電源噪聲，對于高速dsp系統(tǒng)設計人員來講，識別和找出可能的噪聲原因以及采用良好的高速設計實踐是關(guān)鍵。本文說明交擾、鎖相環(huán)（pll）、去耦/體電容器在降低噪聲中的重要性。降低交擾
交擾是一個重要的噪聲源。在高速系統(tǒng)中，信號地通路依賴于工作頻率。對于低速信號（<10mhz），電流經(jīng)過最小電阻地通路（最短通路）返回到源。
在10mhz以上，情況就不同。經(jīng)電流最小電感地通路返回。重要的是返回信號以電流分布傳播（圖1），這意味著相鄰信號的返回通路可能容易重疊，導致交擾。
圖1 加倍線跡可使交攏最小
圖2 減慢上升時間可降低諧波分量

降低交擾的技術(shù)有：線跡間距加大，增加地線，降低諧波分量和線跡端接技術(shù)。
在高速dsp系統(tǒng)中，加倍信號間的線跡間距，可降低環(huán)路重疊，使交擾降低4倍。對于差分信號（ethernet或usb），建議間距所產(chǎn)生的信號對應具有所需的匹配阻抗。另外，關(guān)鍵信號（即時鐘）應屏蔽，路由信號在電源和地平板之間的內(nèi)層，或把一個地平板放置在關(guān)鍵信號下面層上。
在再制板上加信號線時，應包括一個并聯(lián)地線。這可能提供高速電流返回通路并在電流環(huán)路中產(chǎn)生最小面積。這個附加的通路，確保返回電流不產(chǎn)生大的環(huán)路和拾取噪聲。
在降低交擾時，評價快速沿所引起的諧波和干擾是重要的。例如，在線跡上增加串聯(lián)終端電阻器，會使上升時間（tr）減慢，這是有效地降低諧波分量的方法。噪聲幅度曲線在低頻能較好地衰減諧波分量（圖2）
線跡可做為傳輸線（在上升時間tr小于2倍傳播延遲時）。因此，應保持線跡盡可能的短。若線跡的長度足以做為傳輸線，則用串聯(lián)終端（電阻器與輸出驅(qū)動器串聯(lián)）或并聯(lián)終端（在負載處電阻器到地）接線。若電阻器與所用線跡pcb阻抗匹配，則可以降低傳輸線反射和瞬變。鎖相環(huán)
鎖相環(huán)（pll）是另一個重要的噪聲源。在某些dsp中正日益采用模擬和數(shù)字版本pll（圖3）。隔離到pll電源時，用π形濾波器去除高頻噪聲是有效的。但它對去除低噪聲作用不大，需要用多級濾波器網(wǎng)絡。然而，在快速開關(guān)電路中，一個低壓降（ldo）穩(wěn)壓器是更適合的，因為這種器件在低頻具有高電源抑制比（psrr）。若設計的系統(tǒng)運行在噪聲環(huán)境（如汽車、電/機裝置），具有較大的低頻瞬變，則應選擇高psrr穩(wěn)壓器。
分離模擬和數(shù)字地對于隔離來自模擬部分的數(shù)字噪聲有幫助。對于低速電路這樣做也是良好的。然而，對于高速電路（例如視頻部分）應避免分離地?？焖匍_關(guān)電流需用最小的電流環(huán)路，而隔離地阻止來自選擇通路的電流。因此，將選擇另外通路到源，這最終導致勢差、電流流和輻射。在數(shù)字數(shù)據(jù)進入點把模擬和數(shù)字地短接在一起，可提供一個直接通路而不影響低頻信號。信號朝實際的最短返回路徑到源，而不是短路的通路。
圖3 模擬和數(shù)字pll
圖4 omap5910dsp電容值電容器應用
適當?shù)貞秒娙萜魇墙档驮肼暤挠行Х椒?。去耦電容器提供一個低阻抗到地通路來旁路不希望的高頻能量。可以用體電容器來旁路低頻到地，以及用去耦電容器提供本地電荷存儲。
對于去耦電容器沒有最好的值，這是因為反作用影響。通常，電容器阻抗隨頻率和電容降低。當信號頻率超過諧振頻率時，電容器變成電感而不再是一個有效的濾波器。盡管低阻抗和更多電荷存儲能降低下降，但對于高頻信號，高值電容器不是最佳的。理想地，在電源地應包含一個高值和一個較低值電容器。若不能實現(xiàn)，用一個0.01礔電容器是一個可接受的折衷方案。應該用較對大的體電容器，至少10倍于總?cè)ヱ铍娙萜鳌?br>例如，在100khz，100礔電解電容具有0.6ω左右的等效串聯(lián)電阻（esr），同樣值的鉭電容具有0.12ω左右的esr，這使得鉭電容更適合體電容器。對于去耦陶瓷電容優(yōu)于聚酯電容器。例如，在1mhz