摘要 介紹registered sdram的工作原理和接口芯片，以及在mpc8241嵌入式系統(tǒng)中進(jìn)行registered sdram電路設(shè)計(jì)的實(shí)例；給出電路原理設(shè)計(jì)和pcb布局布線的一般規(guī)則。
關(guān)鍵詞 registeredsdram mpc8241 接口技術(shù) 在嵌入式系統(tǒng)中，傳統(tǒng)的sdram接口電路設(shè)計(jì)模式是系統(tǒng)主控芯片直接驅(qū)動(dòng)所有內(nèi)存芯片的地址／控制信號(hào)。當(dāng)內(nèi)存芯片數(shù)量較多時(shí)，這類直接驅(qū)動(dòng)的設(shè)計(jì)會(huì)出現(xiàn)因主控芯片的地址／控制信號(hào)驅(qū)動(dòng)能力不足，而導(dǎo)致系統(tǒng)內(nèi)存工作不穩(wěn)定的問題。registered sdram是指具有地ti／控制信號(hào)鎖存電路的sdram模塊，特點(diǎn)是系統(tǒng)主控芯片的地址／控制信號(hào)不直接驅(qū)動(dòng)內(nèi)存芯片，而是通過地址／控制信號(hào)鎖存電路驅(qū)動(dòng)內(nèi)存芯片的地址／控制信號(hào)。registered sdram模式降低了主控制芯片地址／控制信號(hào)直接驅(qū)動(dòng)的邏輯門數(shù)，同時(shí)提高了系統(tǒng)sdram接口電路的負(fù)載能力。當(dāng)系統(tǒng)的內(nèi)存芯片數(shù)量較多時(shí)，regis_tered sdram是一種較好的設(shè)計(jì)方法。1 reqistered sdram的工作原理
在registered sdram模式下，當(dāng)主控芯片對(duì)sdram芯片進(jìn)行訪問時(shí)，數(shù)據(jù)總線信號(hào)(data)要比傳統(tǒng)模式多延遲一個(gè)時(shí)鐘周期。以主控芯片對(duì)sdram芯片進(jìn)行單字節(jié)寫時(shí)的操作時(shí)序?yàn)槔?，?duì)兩種模式進(jìn)行對(duì)比說明，其他時(shí)序的對(duì)比不再詳述。

對(duì)比圖1、圖2的時(shí)序可知，在主控芯片對(duì)sdram總線發(fā)起操作(以cs、cdras同時(shí)為低電平的時(shí)刻為發(fā)起時(shí)間)到數(shù)據(jù)總線(data)的信號(hào)(do)有效期間，傳統(tǒng)模式為2個(gè)時(shí)鐘周期，registered sdram模式為3個(gè)時(shí)鐘周期。registered sdram模式在硬件電路上采用地址／控制信號(hào)，要先經(jīng)過鎖存電路的鎖存再延遲一個(gè)時(shí)鐘周期輸出的方法，消除這一時(shí)鐘周期的差異。 典型registered sdram接口電路由二部分組成：地址／控制信號(hào)鎖存電路與時(shí)鐘擴(kuò)展電路。地址／控制信號(hào)鎖存電路通常由2片多通道d觸發(fā)鎖存芯片構(gòu)成。該電路將主控芯片sdram接口的控制信號(hào)(cs，dqm[o：7]，sdras，sdcas。cke，we)和地址信號(hào)(addr)進(jìn)行鎖存，并將鎖存后輸出的信號(hào)與所有內(nèi)存芯片相對(duì)應(yīng)的地址／控制信號(hào)輸入端連接。鎖存時(shí)鐘由時(shí)鐘擴(kuò)展電路產(chǎn)生。在鎖存時(shí)鐘的上升沿對(duì)地址／控制信號(hào)進(jìn)行鎖存。地址／控制信號(hào)鎖存電路的另一功能，是對(duì)主控芯片與sdram芯片之間的連接進(jìn)行電氣隔離，使主控制芯片地址／控制信號(hào)直接驅(qū)動(dòng)的邏輯門數(shù)得到降低，從而提高系統(tǒng)sdram接口電路的驅(qū)動(dòng)能力。

時(shí)鐘擴(kuò)展電路的功能是對(duì)主控制芯片輸出的sdram時(shí)鐘進(jìn)行擴(kuò)展，即將輸入的一路sdram時(shí)鐘信號(hào)，擴(kuò)展為多路同頻時(shí)鐘輸出。其中一路輸出時(shí)鐘作為反饋時(shí)鐘，反饋給時(shí)鐘擴(kuò)展芯片的反饋時(shí)鐘輸入端；另外兩路輸出時(shí)鐘作為地址／控制信號(hào)鎖存電路的鎖存時(shí)鐘，分別驅(qū)動(dòng)2片鎖存芯片；其他輸出時(shí)鐘分別輸出給不同的sdram芯片。原則上，每片sdram芯片均有獨(dú)立的輸入時(shí)鐘。在時(shí)鐘擴(kuò)展電路中，可以通過調(diào)節(jié)各時(shí)鐘的對(duì)地由容值．對(duì)各時(shí)鐘間的相關(guān)系進(jìn)行調(diào)整。

對(duì)sdram芯片而言，registered sdram模式的操作時(shí)序與傳統(tǒng)模式的操作時(shí)序是等同的。這是因?yàn)樵趓egigtered sdram模式下，雖然數(shù)據(jù)信號(hào)較地址／控制信號(hào)延遲1個(gè)時(shí)鐘周期，但因地址／控制信號(hào)要先經(jīng)過鎖存電路的鎖存再延遲1個(gè)時(shí)鐘周期輸出，因此數(shù)據(jù)信號(hào)與地址／控制信號(hào)能同時(shí)有效到達(dá)sdram芯片。這一能同時(shí)有效到達(dá)的特性與傳統(tǒng)模式的時(shí)序特性是相同的。2 registered sdram接口電路芯片簡(jiǎn)介
2.1 cdcf2510a
cdcf2510a為ti公司生產(chǎn)的低skew(skew<±125ps)、低抖動(dòng)(jitte_cyc_cyc<士70 ps)的pll時(shí)鐘驅(qū)動(dòng)器。工作頻率范圍為25～140 mhz?？蓪?路輸入時(shí)鐘擴(kuò)展為10路同頻輸出時(shí)鐘，同時(shí)具有輸出時(shí)鐘反饋功能。該芯片主要用于sdram接口的時(shí)鐘擴(kuò)展。芯片的內(nèi)部邏輯電路如圖3所示。 圖3所示的clk為輸入時(shí)鐘；1y0～1y9為10路輸出擴(kuò)展時(shí)鐘；fbout、fbin分別為反饋時(shí)鐘的輸出腳與輸入腳；g為擴(kuò)展時(shí)鐘輸出允許控制腳，高電平有效。

2.2 74alvcf 162835apa
74alvcfl62835apa為多通道d鎖存器。設(shè)計(jì)采用fairchild公司的產(chǎn)品。該芯片可同時(shí)鎖存18位的輸入信號(hào)。在供電電壓為3．o～3．6 v時(shí)，鎖存延遲tpd(clk鎖存開始到數(shù)據(jù)輸出有效的時(shí)間)最大為3．7 ns。3 registered sdram在mpc8241嵌入式系統(tǒng)中的設(shè)計(jì)實(shí)現(xiàn)
mpc8241為摩托羅拉公司生產(chǎn)的較高性能32位嵌入式cpu，內(nèi)部主要集成了32位pci總線接口，sdram接口以及可與flash芯片或簡(jiǎn)單邏輯接口芯片(如uart控制芯片)等連接的外圍總線。其sdram接口可工作于多種模式。本設(shè)計(jì)采用registered sdram模式且對(duì)系統(tǒng)提供128 mb內(nèi)存，設(shè)計(jì)的sdram