為什么添加多個(gè)處理單元和內(nèi)存后會(huì)引發(fā)那么多問(wèn)題。

　　單顆芯片或一個(gè)封裝內(nèi)集成了各種各樣的處理器和本地內(nèi)存，使得對(duì)這些器件的測(cè)試盒驗(yàn)證變得愈加困難，并且無(wú)法充滿信心地簽核它們。

　　除了傳統(tǒng)的時(shí)序和時(shí)鐘域交叉問(wèn)題之外，在AI、機(jī)器學(xué)習(xí)或深度學(xué)習(xí)類等新型復(fù)雜芯片中還有一些越來(lái)越難以處理的問(wèn)題。這類器件可以訓(xùn)練應(yīng)用于特定用例的數(shù)據(jù)，從而學(xué)習(xí)獨(dú)特的行為模式。在汽車或物聯(lián)網(wǎng)等設(shè)計(jì)中的一些芯片還包括在線升級(jí)功能。

　　“異構(gòu)計(jì)算在很多地方都有應(yīng)用，包括人工智能、機(jī)器學(xué)習(xí)、5G、傳感器融合和高性能計(jì)算，”OneSpin Solutions總裁兼首席執(zhí)行官Raik Brinkmann說(shuō)。 “現(xiàn)在可以通過(guò)云的方式把新的算法映射到硬件中。但是，如果不解決延遲、性能和功耗問(wèn)題，云計(jì)算的應(yīng)用也會(huì)受限。除了功能安全性之外，您還會(huì)遇到IC完整性問(wèn)題。所以，當(dāng)前最大的問(wèn)題是如何在設(shè)計(jì)流程中解決所有這些問(wèn)題。您是在某個(gè)可編程結(jié)構(gòu)上實(shí)現(xiàn)它還是使用異構(gòu)平臺(tái)實(shí)現(xiàn)它?當(dāng)您驗(yàn)證自己的設(shè)計(jì)目標(biāo)時(shí)，是進(jìn)行自下而上的指標(biāo)分析，還是采用自上而下的方法?能不能保證足夠的代碼覆蓋率。”

　　所有這些變化都帶來(lái)了一系列新的挑戰(zhàn)。驗(yàn)證和測(cè)試對(duì)象不再是單個(gè)計(jì)算組件和內(nèi)存，而是開(kāi)始包含越來(lái)越多的可編程硬件、不具備可編程能力的硬件、固件以及影響面覆蓋從安全性到控制邏輯在內(nèi)的所有指標(biāo)的復(fù)雜軟件棧。

　　“我們以前從來(lái)沒(méi)有見(jiàn)過(guò)這么大規(guī)模的異構(gòu)設(shè)計(jì)，”Cadence營(yíng)銷總監(jiān)Adam Sherer說(shuō)。“你的計(jì)算環(huán)境本身就是異構(gòu)的，分析對(duì)象又是異構(gòu)設(shè)計(jì)?，F(xiàn)在你需要應(yīng)對(duì)各種不同內(nèi)存、人工智能和機(jī)器學(xué)習(xí)參數(shù)、包括傳統(tǒng)IP在內(nèi)的大量IP系列、擁有全新特征的多個(gè)處理器。使用UVM測(cè)試模式進(jìn)行直接模擬的方法不再奏效了。”

　　有時(shí)需要使用不同的工具，但是真正的挑戰(zhàn)卻在于方法和流程，以及為了實(shí)現(xiàn)充分覆蓋需要花費(fèi)多少時(shí)間和精力。

　　“我們發(fā)現(xiàn)，目前的測(cè)試方案正在向嚴(yán)格定義了區(qū)間的系統(tǒng)級(jí)測(cè)試轉(zhuǎn)變，”Sherer說(shuō)。 “問(wèn)題在于你無(wú)法真正復(fù)現(xiàn)現(xiàn)實(shí)世界的環(huán)境。還有一種替代方法是，通過(guò)壓縮測(cè)試功能，降低測(cè)試規(guī)模，以保證可以在限定的時(shí)間窗口內(nèi)完成這些測(cè)試。”

　　因?yàn)楹芏嘈酒皇亲鳛楦笙到y(tǒng)的一部分運(yùn)行，所以它們之間還存在接口相關(guān)的問(wèn)題。

　　為了處理各種特定類型的數(shù)據(jù)，芯片中集成了各類加速器和內(nèi)存，使得加快驗(yàn)證過(guò)程變得愈發(fā)艱難了。在面向數(shù)據(jù)中心訓(xùn)練、人工智能、機(jī)器學(xué)習(xí)和深度學(xué)習(xí)等應(yīng)用的芯片中，這種集成各種加速器和內(nèi)存的方法變得越來(lái)越普遍，同時(shí)，該方法也逐漸滲透到汽車等安全關(guān)鍵市場(chǎng)以及數(shù)據(jù)中心和邊緣計(jì)算中使用的各種芯片的設(shè)計(jì)上。

　　這些芯片可能非常龐大而且復(fù)雜，還可能存在重大的延遲問(wèn)題。驗(yàn)證過(guò)程需要盡可能早開(kāi)始，因?yàn)殡S著設(shè)計(jì)流程的進(jìn)行，工程師需要識(shí)別越來(lái)越多潛在的交互，使用一些可能并不十分熟悉的模型。

　　Marvell服務(wù)器處理器業(yè)務(wù)部門(mén)副總裁Gopal Hegde表示：“過(guò)去我們?cè)O(shè)計(jì)芯片時(shí)，總是把它劃分成CPU內(nèi)核和內(nèi)存子系統(tǒng)。這些都是標(biāo)準(zhǔn)組件，我們總是關(guān)注必須支持哪些接口這類問(wèn)題。但是現(xiàn)在地址空間大得多了，如何設(shè)計(jì)流水線，信號(hào)路徑通過(guò)外部結(jié)構(gòu)時(shí)對(duì)延遲有哪些影響都在考慮之列了。”

　　片外加速器和存儲(chǔ)器有多種互連標(biāo)準(zhǔn)，但是很難同時(shí)支持所有這些標(biāo)準(zhǔn)。

　　“業(yè)界需要在標(biāo)準(zhǔn)化的接口上實(shí)現(xiàn)更好的數(shù)據(jù)流動(dòng)，”Hegde說(shuō)。 “我們有Gen-Z和CCIX(加速器的緩存一致性接口)，我們真的很想只支持一個(gè)統(tǒng)一的接口，但是現(xiàn)在還有Gen5 PCIe，接口的統(tǒng)一顯然很難實(shí)現(xiàn)了。”

　　還有一些報(bào)道點(diǎn)出了其它類似的挑戰(zhàn)。“我們正在推出7nm芯片，”eSilicon營(yíng)銷副總裁Mike Gianfagna表示。“我們主要的關(guān)注層面是互操作性、系統(tǒng)級(jí)別的驗(yàn)證、IP的特點(diǎn)以及芯片在不同電壓水平上的特性。”

　　為了解決這個(gè)問(wèn)題，eSilicon為AI、網(wǎng)絡(luò)通信和交換開(kāi)發(fā)了IP“平臺(tái)”。“這是一組我們知道可以協(xié)同工作的IP，”Gianfagna說(shuō)。 “我們還針對(duì)金屬棧層開(kāi)發(fā)了相應(yīng)平臺(tái)，以確保器件的可測(cè)試性、工作電壓范圍和可靠性。所有IP都可以使用相同的金屬棧層，添加的所有第三方IP也可以使用金屬棧層平臺(tái)。通過(guò)這種方式，可以解決互操作性問(wèn)題。我們認(rèn)為這是未來(lái)的發(fā)展方向，您肯定需要可以和其它所有要素互操作的最佳IP。”