1 引言

　　圖像采集是圖像處理的前提。圖像采集卡是常用的圖像輸入設(shè)備，通常占用PC機(jī)總線的一個(gè)插槽。它主要包括圖像存儲(chǔ)器單元、CCD或CMOS攝像頭接口、PC機(jī)總線接口等。傳統(tǒng)的圖像采集卡大多數(shù)采用 PCI接口，這種圖像采集卡適用于將模擬信號(hào)經(jīng)A／D轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字信號(hào)，或本身就是數(shù)字信號(hào)，再通過PCI接口傳輸至PC機(jī)，進(jìn)行圖像處理。但使用嵌入式系統(tǒng)實(shí)現(xiàn)圖像采集和處理時(shí)，帶有PCI接口的圖像采集卡就不適用。為此，這里提出一種適用于嵌入式系統(tǒng)的數(shù)字圖像采集模塊設(shè)計(jì)方案，實(shí)現(xiàn)圖像數(shù)據(jù)采集、“乒乓”模式圖像數(shù)據(jù)的緩存、圖像數(shù)據(jù)的采集模塊外部接口，并保證圖像采集的高速性和連續(xù)性。

　　2 圖像采集系統(tǒng)設(shè)計(jì)

　　圖1為圖像采集系統(tǒng)框圖。該系統(tǒng)包括OV7620圖像數(shù)據(jù)采集板、FPGA的圖像數(shù)據(jù)接收緩存板、兩片SRAM構(gòu)成的高速緩存以及系統(tǒng)外部接口。OV7620圖像數(shù)據(jù)采集板主要完成圖像數(shù)據(jù)采集，其圖像數(shù)據(jù)總線、幀圖像數(shù)據(jù)時(shí)鐘、幀同步信號(hào)、行同步信號(hào)與FPGA圖像數(shù)據(jù)接收緩存板相連，F(xiàn)PGA協(xié)調(diào)兩片SRAM“乒乓模式”的讀寫操作，并完成模塊的外部接口。

　　2．1 OV7620圖像數(shù)據(jù)采集板

　　數(shù)字圖像采集模塊的核心是圖像傳感器。OV7620內(nèi)置640x480的圖像陣列，每秒可輸出30幀以上的圖像；并集成有諸如曝光控制、伽馬、增益、白色控制、彩色矩陣、彩色飽和度、色彩控制、窗口等照相功能。該器件能夠通過串行SCCB接口編程，通過編程實(shí)現(xiàn)8位和16位格式的輸出。

　　2．1．1 OV7620電路設(shè)計(jì)

　　該系統(tǒng)設(shè)計(jì)采用OV7620的電路如圖2所示。其中，SBB引腳接跳線，用于設(shè)置OV7620在復(fù)位時(shí)讀取引腳狀態(tài)或I2C方式配置；UV2引腳接上拉電阻，選擇0V7620為QVGA工作狀態(tài)（320x240）；Y3引腳接上拉電阻，選擇OV7620為RGB數(shù)據(jù)格式輸出：Y1引腳接上拉電阻，選擇 OV7620位逐行掃描模式；PWDN引腳接地，OV7620不能工作在睡眠模式；UV0~UV7，Y0～Y7，XCLKl，HSYNC，VSYNC，PCLK，HREF，F(xiàn)ODD，F(xiàn)REX接26針的插座，與FPGA相連，由 FPGA輸出時(shí)鐘和控制信號(hào)控制0V7620。在PCB設(shè)計(jì)時(shí)，應(yīng)將模擬電源和數(shù)字電源、模擬地和數(shù)字地分開。電源的輸入引腳接O．1μF的去耦電容和 47μF的防止電源“浪涌”的電容。模擬地和數(shù)字地分開布線，最后在一點(diǎn)接地。晶體振蕩器應(yīng)盡可能靠近器件放置，使其起振效果達(dá)到最佳。

　　2．1．2 OV7620模塊與FPGA板的連接

　　圖3為0V7620模塊與FPGA板的接口電路，其中3．3 V和GND是由FPGA板供電接口，UV0～UV7及Y0～Y7是圖像數(shù)據(jù)的輸出總線，VSYNC是圖像幀同步信號(hào)，HREF是圖像的行同步信號(hào)，PCLK是圖像數(shù)據(jù)時(shí)鐘在時(shí)鐘的上升沿，圖像數(shù)據(jù)發(fā)生跳變。

　　2．1.3 MSP430F1121組成I2C配置電路

　　設(shè)計(jì)中采用MSP430Fll2l單片機(jī)配置OV7620，單片機(jī)通過JTAG接口下載程序，接入32．768 kHz的低速晶體振蕩器，供單片機(jī)使用。單片機(jī)的P1．1，P1．0端口分別作為I2C總線的SCLK，SDA引腳，各接10 kΩ電阻上拉到3.3 V，增強(qiáng)了總線的驅(qū)動(dòng)能力。單片機(jī)內(nèi)部程序?qū)崿F(xiàn)P1．1和P1．0組成的I2C總線。
[!--empirenews.page--]2．1．4 OV7620主設(shè)備工作模式

　　OV7620有主設(shè)備和從設(shè)備兩種工作模式。該系統(tǒng)設(shè)計(jì)選用主設(shè)備工作模式。在主設(shè)備工作模式時(shí)，0V7620可提供以下信號(hào)：水平行同步信號(hào) Hsync，即CHSYNC引腳（輸出狀態(tài)），高電平有效；垂直場(chǎng)同步信號(hào)Vsync，即VSYNC引腳（輸出狀態(tài)），高電平有效；圖像數(shù)據(jù)信號(hào)，由 UV7~UV0和Y7~Y0輸出。圖像數(shù)據(jù)同步時(shí)鐘信號(hào)Pclk，即PCLK引腳。通過這些信號(hào)，系統(tǒng)可采用FPGA接收OV7620的數(shù)據(jù)，正確采集每一幀圖像數(shù)據(jù)，為后續(xù)數(shù)據(jù)存儲(chǔ)和處理奠定基礎(chǔ)。

　　2．2 FPGA的圖像數(shù)據(jù)接收緩存板

　　2．2．1 圖像緩存方案

　　采用高速SRAM切換模式，即“乒乓模式”。高速SRAM只有一個(gè)數(shù)據(jù)、地址和控制總線，可通過三態(tài)緩沖門分別接圖像傳感器和嵌入式系統(tǒng)。當(dāng)圖像傳感器輸出數(shù)據(jù)時(shí)，SRAM由三態(tài)門切換至圖像傳感器一側(cè)，以使圖像數(shù)據(jù)寫入。當(dāng)圖像傳感器輸出數(shù)據(jù)結(jié)束后，SRAM再由三態(tài)門切換到嵌入式系統(tǒng)一側(cè)以便嵌入式系統(tǒng)讀寫。在切換過程中，還應(yīng)保證幀圖像數(shù)據(jù)的完整性。這種方式的優(yōu)點(diǎn)是SRAM可隨機(jī)存取，同時(shí)易于得到較大容量的高速SRAM且價(jià)格適中。

　　2．2．2 FPGA板模塊電路

　　圖4為電源部分的設(shè)計(jì)電路。其中，F(xiàn)PGA板接9 V直流電源的輸入，經(jīng)7805后，9 V的電壓轉(zhuǎn)換為5 V，經(jīng)電容平滑濾波后，5 V的電壓輸人給1117—3．3，得到3．3 V電壓。電源工作指示燈VD2指示電源是否正常工作。同時(shí)，5 V的電壓經(jīng)1117—1．5，轉(zhuǎn)換為1．5 V的電壓輸出，供給FPGA使用。

　　圖5為RS一232接口電路。該接口電路采用MAX232。圖中，TX_OUTl_FPGA，RX_INl_FPGA，TX_OUT2_FPGA，RX_IN2_FPGA連接至FPGA的I/0引腳，F(xiàn)PGA的輸出經(jīng)MAX232的電平轉(zhuǎn)換后，通過DB9的插座與PC機(jī)串口連接，實(shí)現(xiàn)FPGA與PC機(jī)通信，便于后續(xù)Nios II嵌入式軟核調(diào)試。為了實(shí)現(xiàn)高速圖像的采集與存儲(chǔ)，保證在高速圖像采集中圖像的完整性，必須含有緩沖區(qū)。利用兩片SRAM，其成本較低、容量大、操作簡(jiǎn)單，能夠完成圖像數(shù)據(jù)緩沖功能。SRAM選用IDT71V416，容量為256 Kxl6 bit，訪問速度為10 ns，使用兩片SRAM即可構(gòu)成256 Kxl6 bitx2=8 Mbit的高速緩存，從而可實(shí)現(xiàn)圖像數(shù)據(jù)的不間斷傳輸。

　　為了在FPGA內(nèi)部嵌入Nios II軟核，采用Flash存儲(chǔ)器存儲(chǔ)Nios II軟核的程序，作為存儲(chǔ)程序和數(shù)據(jù)的Flash存儲(chǔ)器，要求操作簡(jiǎn)單、容量大、接口簡(jiǎn)單。兇此，選用TC58FVBl6-OAFT型Flash存儲(chǔ)器。 Flash的地址總線，數(shù)據(jù)總線和控制引腳與FPGA的控制引腳相連，通過FPGA內(nèi)部，掛載到Nios II軟核的Avalon總線，實(shí)現(xiàn)讀寫控制。Flash的內(nèi)部主要由存儲(chǔ)陣列和控制邏輯電路、控制寄存器組成，并能產(chǎn)生“忙信號(hào)”。

　　2．3 用EPCSl配置Cyclone系列FPGA

　　該系統(tǒng)設(shè)計(jì)采用Ahera公司的Cyclone系列 EPlC6Q240C8型的FPGA。選用EPCSl系列配置器件，在主動(dòng)串行配置（Active Serial Programming）工作模式配置FPGA。EPCSl是1 Mbit的Ahera專用配置器件．其本質(zhì)是一塊專用Flash，用于保存FPGA的配置信息。Cyclone系列是基于SRAM的FPGA器件，可通過下載電纜在線配置該器件。掉電后。FPGA內(nèi)部配置信息丟失。如果配合相應(yīng)配置器件。FPGA在上電時(shí)，從配置器件讀取配置內(nèi)容，這樣即可使用。

　　2．4 Nios U嵌入式軟核處理器

　　Nios II是基于哈佛結(jié)構(gòu)的RISC通用嵌入式處理器軟核，能與用戶邏輯相結(jié)合，編程至Ahera的FPGA中。使用Nios II處理器的優(yōu)勢(shì)是明顯的，只要FPGA的資源允許，NiosII核在同一FPGA中被植入的數(shù)量無限制，此外Nios II可植入的Ahera FPGA的系列幾乎沒有限制，在這方面，Nios顯然優(yōu)于同類產(chǎn)品一Xilinx的MicroBlaze。另外，在開發(fā)工具的完備性方面、對(duì)常用的嵌入式操作系統(tǒng)支持方面，Nios II都優(yōu)于MicroBlaze。就成本而言，Nios II的使用費(fèi)僅僅是其占用的FPGA的邏輯資源費(fèi)。因此，選用的FPGA越便宜，則Nios II的使用費(fèi)就越低。在FPGA內(nèi)部的Nios II創(chuàng)建完成后，需要對(duì)Nios II軟核處理器進(jìn)行編程。利用］Nios II IDE集成調(diào)試環(huán)境編寫調(diào)試程序，最后，程序下載到FPGA內(nèi)部。

　　2．5 使用嵌入式邏輯分析儀實(shí)時(shí)測(cè)試

　　為了驗(yàn)證該系統(tǒng)工作，使用SignalTap II實(shí)時(shí)測(cè)試。通過JTAG把圖像數(shù)據(jù)讀回PC機(jī)，實(shí)時(shí)監(jiān)測(cè)圖像采集卡所采集的圖像數(shù)據(jù)。具體的圖像數(shù)據(jù)的采集驗(yàn)證如圖6所示。

　　由圖6看到UV總線和Y總線輸出的幀圖像的各像素點(diǎn)的原始RGB值，在行有效時(shí)（HREF為高電平）為 41，37，ll（R1，G1，B1）；40，44，11（R2，G2，B2）等。

　　3 結(jié)語

　　設(shè)計(jì)是在深入研究傳統(tǒng)的圖像采集模塊的基礎(chǔ)上，針對(duì)傳統(tǒng)的PCI圖像采集卡的弊端，設(shè)計(jì)適用于便攜式嵌入式系統(tǒng)的圖像采集模塊。該系統(tǒng)實(shí)現(xiàn)了圖像原始數(shù)據(jù)采集及緩存，保證了圖像數(shù)據(jù)的連續(xù)和完整性，具有體積小、功耗低、速度快、接口簡(jiǎn)單的優(yōu)點(diǎn)。